desarrollo FPGA con Leonardo Spectrum y ltera @ MAX II

T

ted

Guest
Estoy trabajando con VHDL un proyecto en el que las herramientas son las versiones libres de: Leonardo espectro (@ ltera edición) y MAX II 10,12, mientras que el chip es ACEX1k50.El diseño es lo suficientemente pequeña como para caber fácilmente, pero tiene algunos requisitos de difícil momento.

En realidad las herramientas no son demasiado malos, al menos hasta un cierto punto.Sin embargo, una miseria en el montaje se inicia el resultado.Generados por la colocación ajustador (e) en MAX II es horrible.Selección de "optimizar para la velocidad" en Leonardo ayuda muy poco, el horror está en ruta.Y que es realizado por MAX II , que tiene dos fittere: Un viejo y muy mal (la difusión de las células de todo, como una escopeta), otro es el uso "qu (a) UTR tecnología" - que s un poco mejor, pero tiene restricciones en asignaciones acepta.Y todavía no lo suficientemente inteligente como para el bien,
el momento óptimo de colocación.

OK, yo puedo utilizar el editor de planta manualmente y mejorar el resultado - pero entonces,
tengo dos cuestiones:

1) La recopilación de Leonardo renombra las redes internas de un módulo muy a menudo a algunos auto-generados son,
de manera que encontrar cualquier cosa en el diseño se hace difícil al máximo.Cómo evitar que grazy cambiar el nombre de cosas?

2) Cuando tengo por ejemplo una configuración de tiempo de un determinado tema pines a un determinado registro, encontrando que el camino es más lento no es fácil.Por lo menos no he encontrado aún la forma de encontrar que en MAX II

Alguien tiene experiencias con el paquete, y me podría ayudar con estas dos cuestiones?

Ted

 
Hola,

No tengo todas las respuestas, pero aquí algunas ideas:

1a) ¿Se ha tratado de crear "camarilla" de algunos módulo?Hay sin duda un atributo en Leonardo.En MAX , puede asignar una camarilla a una determinada posición en el dispositivo.

1b) También puede utilizar qu (a) y el uso de la UTR "lógica de bloqueo" para bloquear la función de sub-módulos en la posición absoluta o relativa en el dispositivo.

2 bis) En MAX , abra el "Analizador de Oportunidad" y empezar la ventana "de registro de rendimiento" del analizador.Puede lista neto más lento haciendo clic
en "Mostrar ruta". Obtendrá una lista de redes con todos los nombres de su VHDL hiearchy.

 
Puede probar el QuartusII2.2 WEB Edition.It también es gratuita y pueden obtener de @ ltera sitio web.

 

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