decidir el tipo de reloj?

[triquent]

¿Cómo decidir la velocidad real de trabajo (período de reloj) para el circuito?He acabado la ruta y estoy haciendo la STA, para comprobar la velocidad de reloj de trabajo del circuito.Pero tengo dos preguntas.He intentado dos situaciones.
1) En el marco de cooperación mundial de archivo, mantener el periodo de reloj como 13.42ns.Tengo el informe de Ruta momento como:
PATH4 demora Ruta: 11.43ns; Calendario Caminos de parafina y hora:-0.01ns; A partir de componentes inbuf1 (E)

Path1 10.55ns; C0.13ns ¨; inbuf1 (E)

Path2 10.50ns; C0.08ns ¨; inbuf1 (E)

Path3 10.50ns; C0.08ns ¨; inbuf1 (E)2) en la formación bruta de archivo, cambiar el período de reloj para 6.71ns medio.El informe Ruta Tiempo total 147 ha violación limitación de instalación.El tiempo de demora ruta va desde 6.79ns a 0.04ns.

Creo que para el segundo, el circuito no está trabajando en el 6.71ns.¿Y la primera?El primero todavía tiene tiempo de holgura / violación sobre 0.13ns, no cero.Por lo general, el tiempo de cómo muchas nanosegundos holgura, pensamos que el circuito funciona bien.

 

[SKYHIGH]

En ese caso, establecer su período de reloj a 13.45ns.

 

[joe2moon]

Los informes de momento son muy depent de sus limitaciones de tiempo.

Y la frecuencia de trabajo del circuito también variará con la constraits tiempo.
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1 caso)
- Período de reloj: 13.42 (ns)
- Holgura: -0,01 (ns)
Este calendario se deben cumplir en 13,42 0,01 = 13,43 (ns)

2 º caso)
- 6,71 reloj (ns)
- Slack:-Twns (ns)
Esta timine deberían satisfacerse a 6,71 Twns (ns)
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El margen sobre 0.2ns debería ser suficiente para la mayoría de los casos.
Así que tal vez
13,43 0,2 = 13,63 (ns) ....1 caso, y
6,71 Twns 0,2 ....2 º caso.

 

[zandia12004]

alguien por favor decirme lo que todas las cosas a considerar mientras que un conjunto de señales de control de cruces a un dominio nuevo reloj

 

[bronzefury]

Algunas cosas a considerar para las señales de control que los dominios de reloj de la Cruz son:

1) ¿Qué a cabo para la convergencia de las señales de forma sincronizada con el fracaso mismo.Es decir, si la señal de A y B de la señal se sincronizan y es parte de una entrada a flop C (tal vez a través de la lógica combo), darse cuenta si el llega antes que B, el tiempo mismo, o B antes de llegar a una causa de un problema en su circuito .

2) No por casualidad sincronizar una señal de control del dominio de reloj de A a B de dominio de reloj más de una vez.

3) Asegúrese de dominio de reloj de destino puede captar la señal de dominio de origen del reloj.Si el dominio es un reloj de un rápido dominio de la frecuencia de reloj B, tendrá que estirar la señal proveniente de A. reloj de dominio

4) No debería haber ninguna entrada lógica combinadas con un sincronizador de

 

[phoenixfeng]

cuando holgura es negativa, u debe comprobar el reloj