D
dudleyzty
Guest
Trato de combinar dos VHDL grupo de proyecto para un proyecto, cada proyecto puede ser simulado compliled y bien, pero la combinación de
proyecto no puede ser simulado correctamente, puede ser compilado en Aceptar.
Los dos no tienen ningún proyecto común de señal,
son todos independientes.
PLS que me ayude!
proyecto no puede ser simulado correctamente, puede ser compilado en Aceptar.
Los dos no tienen ningún proyecto común de señal,
son todos independientes.
PLS que me ayude!