de

[cdlonesome]

¿cómo?
necesidad DDS PLL?
Necesitamos tu sugerencias, gracias<img src="http://www.edaboard.com/images/smiles/icon_eek.gif" alt="Conmocionado" border="0" />

 

[guanchoon]

General de la topología híbrida DDS Sintetizador PLL :

[1] DDS se utiliza como reloj de referencia para el sintetizador PLL.Usted debe ser awared de banda ancha de los pobres resultados de la falsa clcok DDS.Necesidad de cuidar el reloj DDS fugas, el aliasing productos.Ventaja: el ruido de fase de reloj DDS se divide hacia abajo, y puede cambiar de frecuencia muy rápido.

[2] para el PLL, ya que la salida es en la región 8 GHz, probablemente necesita algunos baja frecuencia para mutliplier Sugerir en su diseño para hacer un circuito PLL 4GHz, seguido de un multiplicador de frecuencia x2.Usted puede obtener un 6GHz PLL IC de Analog Devices.El multiplicador de frecuencia también puede actuar como un amortiguador de circuito para aislar el circuito PLL de circuitos externos, tales como el transmisor, para evitar la influencia externa sobre el desempeño PLL.

Hace algunos años, Qualcomm tiene una nota sobre la aplicación híbrida DDS PLL diseño.Usted puede hacer como algunos de investigación para este tema.

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Fresco" border="0" />

 

[Farhad40]

Hola guanchoon;
¿Se puede cargar la aplicación.nota al foro?También lo
es su opinión sobre esta idea:la elaboración de un sintetizador mediante un widaband DDS y un multiplicador de frecuencia¿Tiene alguna experiencia acerca de esta idea?

 

[Nadie]

Hola Farhad40;
¿En qué rango de frecuencias?