cuestiones de codificación en VHDL PLZ ... Let me know if ur conscientes .....

[vidyaredy]

Hola amigos,

Estoy diseñando el sistema de Adquisición de Datos, en la que tengo que utilizar DCM,
del MUX, cerraduras y elementos de retardo como mi nivel inferior módulos.Cuando una instancia superior en mi módulo, el sistema funciona con el reloj del sistema.En la parte superior del módulo tengo la menor instancia de todos los módulos y en virtud del proceso que he tomar el reloj del sistema como mi caso portmapping y se realiza en virtud de este proceso.Pero estoy recibiendo errores.Cuando me quite el reloj del sistema, no estoy recibiendo errores.por favor alguien me explique si se puede permitir portmapping en proceso con reloj ...

Gracias de antemano ...

 

[news]

Mark Zuckerberg rozmawiał z Barackiem Obamą o inwigilacji w Internecie. W podobnym czasie Edward Snowden mówił uczestnikom festiwalu SXSW o konieczności szyfrowania sieciowej aktywności. Czy wolny Internet to przeszłość? O potrzebie ochrony danych i sposobach zachowania prywatności opowiada Paweł Wujcikowski, ekspert ds. bezpieczeństwa Spy Shop.

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[Nikolai]

Por lo que sé ..u no puede puerto mapa dentro de un proceso.Puerto cartografía se realiza al margen del proceso.

Se
doesnt tiene sentido puerto mapa dentro de un proceso.Desde que se "describe" el hardware,
por lo que es' sensible 'para algunos señal de reloj
doesnt tiene sentido.La costumbre se describe el cambio de hardware de acuerdo con algunos' reloj '.

 

[vidyaredy]

si usted está Rute, me han asignado los productos fuera del proceso.Ahora tengo sintetizada.Una cuestión más es que estoy recibiendo un error

# ** Fatal: Integer división (mod) por cero.
# Hora: 1000040 ps Iteración: 19 Proceso: / top_module/u2/dcm_sp_inst/ps_delay_md_p Archivo: C: / Xilinx/10.1/ISE/vhdl/src/unisims/unisim_VITAL.vhd
# Error fatal en C: / Xilinx/10.1/ISE/vhdl/src/unisims/unisim_VITAL.vhd línea 7216
#
correr
# No se puede continuar a causa de error fatal.
correr
# No se puede continuar a causa de error fatal.
correr
# No se puede continuar a causa de error fatal.
correr
# No se puede continuar a causa de error fatal.
correr
# No se puede continuar a causa de error fatal.
correr
# No se puede continuar a causa de error fatal.
correr
# No se puede continuar a causa de error fatal.
correr
# No se puede continuar a causa de error fatal.cuando corro mi módulo superior para la simulación en modelsim .... ¿Cómo puedo corregir el retraso ...

 

[Nikolai]

Creo, que tenía el mismo error al depurar su DCM (otro puesto de la suya).
Puedo ver una mención de "dividir por cero" en el error ...

¿Su testbench realizar este tipo de operación?

 

[vidyaredy]

Hola,

No estoy usando cualquier testbench.DCM utilizando para generar duplicación reloj ....

 

[Nikolai]

No puedo entender por qué una división por cero de error debe ocurrir.¿Alguna instancia correctamente la DCM?Con una buena información?Han intentado utilizar en lugar de ISE modelsim simulador?

Si es posible, cargar su código VHDL, o dame un vínculo U'VE si ya se envió.

 

[vidyaredy]

Hola PLZ encontrar los archivos de mi código.Tengo los errores en Modelsim solamente.Estoy utilizando WEBPACK-ISE 10.1 y modelsim 6.1B .....
Lo sentimos, pero necesita acceso para ver este archivo adjunto

 

[Nikolai]

Pasé por el código.He encontrado algunos problemas.

1.) En buf_soc y buf_eoc ..que ha realizado la siguiente asignación

O <= I después de D_SOC
O <= I después de D_EOC

En VHDL "después de
la declaración no es synthesizable.Pero XST dio ningún error.Así que incluso me sorprendió.Así que decidí hacer una simulación del comportamiento de los distintos topes.Y me encontré con que no funcionan.Forzando la entrada a'1 'o'0' no cambia la salida.Así que corrí una simulación Publicar ruta ..Funcionó, pero entonces la demora a 100 ns, no estaba allí ...Sólo combinadas camino demora.Demuestra que "después de" declaración
wasnt sintetizados.

2.)
He simulado el nivel superior del módulo.Y no tengo 'dividir por cero error "y tengo la espera de la señal de reloj multiplicado clk6b1o.

Estoy utilizando la versión 9.1 y ISE modelsim XE 6.2g

 

[vidyaredy]

oh .... existe ninguna otra alternativa para después de la cláusula, puedo esperar hasta el uso?Creo que aún no es synthesisable .... En la salida me la generación de los pulsos con tanto periodo de tiempo .....

 

[Nikolai]

N no se puede usar 'esperar', o de otros estados, ya sea la demora.No hay forma de introducir el tiempo de dicha demora directamente ..Tenemos que depender de la 'reloj'.
Y, además, utilizando 6 DCM jitter acumulación de causas.

I
didnt entender lo que entiende por "En la salida me la generación de los pulsos con tanto periodo de tiempo ....."

 

[vidyaredy]

Hola,

He hecho mi módulo de diseño.Todos los bloques están trabajando bien.Pero cuando me integre a todos no estoy obteniendo los resultados deseados.Como usted ha mencionado en ur respuesta anterior después de que la cláusula no es simulada, que trabajó para mí.cuando yo cambio mi entrada, después de cierta cantidad de como se menciona en el código de salida está cambiando con respecto a la entrada.Sin embargo, no trabajan en el módulo superior.Estoy aquí con mi propio diseño PLZ Thro ir y quiero saber donde me han ido mal.Si no puedo usar después de la cláusula, cual es la alternativa para ello.Tengo que generar los pulsos de que gran duración.¿Cómo puedo desribe demora elementos en VHDL?Mi parte superior del módulo de salida de las señales no están sucediendo ... OE, SHG, ADC_CLK.ADC_CLK es mi segunda DCM (inst - DCM2 - O / P es el doble de entrada clk clk) de salida.Quiero decir, multiplicado por dos veces la salida de la primera DCM (inst - DCM6 --- O / P es de seis veces de entrada clk) salida (clk1b20_inv).Estoy alimentando mi salida de la primera DCM como entrada a la segunda DCM ....

encontrar los archivos de origen y archivos de forma de onda de salida superior de módulo<img src="http://images.elektroda.net/24_1216149047_thumb.jpg" border="0" alt=""/>

<img src="http://images.elektroda.net/29_1216149316_thumb.jpg" border="0" alt=""/>Lo sentimos, pero necesita acceso para ver este archivo adjunto