cuestión de conversión

[taoshen]

Creo que
VHDL ------------------ verilog

variable -----------------> reg

------------------> señal de cable de

proceso -------------------> siempre

¿Puedo tener razón?

 

[nand_gates]

U Sí tienen razón!
Voy a agregar la siguiente!

VHDL -------> verilog
----> señal de cable si usted está haciendo la asignación de puertos o utilizando la señal fuera del proceso de
la señal ----> reg Si desea asignar la señal dentro de bloquear el proceso

 

[taoshen]

nand_gates:

----> señal de cable si usted está haciendo la asignación de puertos o utilizando la señal fuera del proceso de

=================================
¿Es usted significados que el "alambre" denota la señal de que pueden comunicarse entre
los procesos en una sola entidad?

 

[nand_gates]

N º.aquí es ejemplo de lo que quiero decir .....

Código VHDL
la señal a, b, c: std_logic;

U1: Mapa puerto xyz_gate (a, b, c);

U2: Mapa puerto pqr_gate (a, b, c);Se traduce en Verilog

a, alambre b, c;

xyz_gate U1 (a, b, c);

pqr_gate U2 (a, b, c);

 

[taoshen]

¿Puedes darme un ejemplo de que "o el uso de la señal fuera del proceso"?