Criterio synthesys?

[Davorin]

¿Cómo puedo saber de una fuente VHDL si es objeto de un chip o comparativas?

qu (a) me da UTR:

"Error:
El diseño fue sintetizado en un modo de evaluación comparativa. Programación no se generará el archivo".

Y "ayuda" no es útil para mí (o;

"ACCIÓN: Con el fin de generar los archivos de programación, debe modificar el diseño para que síntesis
y análisis se puede realizar con éxito. Consulte la síntesis de los mensajes anteriores para más información."Así que lo que hay que modificar?(o;

 

[news]

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