CPLD para bus PCI de interfaz

[priyaphule]

Quiero usar CPLD para las líneas de control de interfaz de la CPU es decir, entre el autobús y la parte de atrás del bus local de PCI

cómo debería alcanzar el tiempo limita entre el final de la CPU bus y bus local PCI

 

[xofun]

hola,
Tú sabes que soy un principiante como u.Creo que U puede utilizar Synopsys o symplify u otras herramientas para agregar constrains.Of supuesto, hay muchos r núcleo IP y aviliable información en Internet, y tratar de búsqueda de Google para encontrar algunos.U otra cosa puede encontrar con la búsqueda en este sitio, porque no es una cuestión nueva.

BEST REGARDS

 

[Renjith]

ir thrg las especificaciones de los protocolos de bus BCK final y el controlador de PCI.utilizar el editor de limitar Xilinx ISE para poner las restricciones temporales.

 

[Dainis]

http://www.ben.com/minipci/