Conexión Multiplicar FPGAs juntos

[AB27]

¿Cómo conectar multiplicar FPGAs juntos por bus común de datos?¿Qué señal estándar debería Shoose?

Número de FPGAs 10
Frecuencia de bus de 100 MHz
Ancho del bus de 64 bits

Normas de las señales compatibles:
Single-Ended GTL, HSTL, LVCMOS, LVTTL, SSTL.
LVDS diferencial, LDT, LVPECL, RSDS.

 

[farhada]

Todo depende de lo que quiere hacer.

¿Quieres crear un bus de datos de 74 bits?¿O es una estructura piplelined cuando se desea utilizar múltiples FPGAs haciendo procesamiento de datos.

BR,
/ Farhad

 

[Farouk]

Si usted tiene un procesador que impulsan este bus de datos a continuación, configurar el FPGA para cumplir con la misma norma el uso del procesador.pero si el circuito se compone sólo de FPGA a continuación se refieren a la ficha de datos de descripciones que cada norma y optar por configurar todos ellos a la norma que le dan todos los requisitos del sistema.

 

[AB27]

Necesito datos de 64 bits de bus algunas señales de control, tales como selección de integrado de lectura / escritura, interrumpir pins etc FPGA se actúa como un maestro, los otros - Slaves.El Master se inicia la transferencia de datos con uno de los esclavos.

He revisado las hojas de datos.Es fácil de conectar 2 dispositivos, pero aún no está claro cómo conectar los dispositivos se multiplican.El problema es - la señal de la integridad.¿Qué señal estándar debo usar?Cómo terminar el bus?Debería dividir el bus en segmentos pequeños?

 

[Andy1]

Desde el punto de vista analógico, aunque soy nuevo en FPGA, pero tienen algo de experiencia en alta velocidad, con un bus de 64 bits corriendo a 100MHz no es fácil.Imagine todos los bits de los 64 haciendo una transición 0 a 1 o 1 a 0 al mismo tiempo.El cruce de conversaciones y de rebote tierra es simplemente increíble en los de transición.Usted menciona que hay 10 dispositivos que significa que físicamente el bus tiene que ser muy largo para la reflexión será un problema.También la velocidad del reloj se determina por el tiempo que el bus físicamente y más largo el autobús, el más difícil de ejecutar un reloj rápido.

Asegúrese de que tiene buena tierra y el poder.

¿Quieres estudiar la posibilidad de un cambio en lugar de un bus compartido?Similar a la arquitectura PCI Express, que sin duda mejorará la velocidad.Aunque la lógica de diseño es un poco más difícil con un interruptor eléctrico, pero más fácil y físicamente.Tal vez hay un desconectar el interruptor de shell puede utilizar, pero realmente no lo sé.

 

[blueagate]

Creo que elegir la SSTL es mejor, muchos de los dispositivos de alta velocidad, tales como DDR MRDS normalizadas SSTL.
Uso estándar de señal diferencial significa alambres número doble que ser tratar en el diseño de PCB, añadiendo dificultad.

 

[Farouk]

que usted necesita para conseguir una mirada en uno de los libros de texto (disponible en el foro) hablar de diseño de alta velocidad de PCB para obtener información que le orienta en el diseño.

 

[Gato negro]

Creo que es la elección correcta LVDS
Utilice SERDES `s (Serializador DESerilizer) y tiene conexión LVDS` s de 64 bits bus a 66 MHz (4 enlaces x 16Bit x 66 MHz, por ejemplo) y la topología de bus cambio a la topología de estrella.
Usted puede desarrollar SERDES personalizado interior de la FPGA, o utilizar los chips de listo,
por ejemplo, de Nacional (http://www.national.com/appinfo/lvds/)

 

[speedoak]

AB27 escribió:

Necesito datos de 64 bits de bus algunas señales de control, tales como selección de integrado de lectura / escritura, interrumpir pins etc FPGA se actúa como un maestro, los otros - Slaves.
El Master se inicia la transferencia de datos con uno de los esclavos.He revisado las hojas de datos.
Es fácil de conectar 2 dispositivos, pero aún no está claro cómo conectar los dispositivos se multiplican.
El problema es - la señal de la integridad.
¿Qué señal estándar debo usar?
Cómo terminar el bus?
Debería dividir el bus en segmentos pequeños?