comparación (la urgencia)

K

Kalla, Ravindra

Guest
hola,

im toma de árbol de comparación para la comparación de 9 value.i hizo una componnet (creación de instancias) para la comparación de dos i value.now quiere llamar a este componente en mi árbol de comparación tree.Comparator debe ser activo cuando la señal de control será alto.

para este im utilizando siempre @ (control) y llamando dentro de este componente siempre.
pero en este verilog código da error (error Undefined variable para el componente).
plz dar su suggetion.
verilog mi código es el siguiente

módulo comparatortree1 (bajo, PNTR, a, b, c, d, e, f, g, h, i, PE1, PE2, PE3, e4, pe5, PE6, PE7, PE8, PE9, paso);
input [7:0] a, b, c, d, e, f, g, h, i;
input [4:0] PE1, PE2, PE3, e4, pe5, PE6, PE7, PE8, PE9;
paso de entrada; / / señal de control
de salida [7:0] bajo;
reg [7:0] bajo;
salida [4:0] RCNP;
reg [4:0] RCNP;
de cable [7:0] low1, low2, low3, low4, low5, low6, low7, low8, low9;
alambre [4:0] pntr1, pntr2, pntr3, pntr4, pntr5, pntr6, pntr7, pntr8, pntr9;
siempre @ (paso)
empezar
comparación C1 (low1, pntr1, PE1, a, PE2, b);
comparador C2 (low2, pntr2, PE3, c, e4, d);
comparación C3 (low3, pntr3, pe5, e, PE6, f);
comparador C4 (low4, pntr4, PE7, g, PE8, h);
comparación C5 (low5, pntr5, pntr1, low1, pntr2, low2);
comparación C6 (low6, pntr6, pntr3, low3, pntr4, low4);
comparación C7 (low7, pntr7, pntr5, low5, pntr6, low6);
comparación C8 (low8, pntr8, pntr7, low7, PE9, i);
asignar bajo = low8;
asignar PNTR = pntr8;
final
endmodule

endmodule

 
bien ..Nunca he probado ..tan im .. no es 100% seguropero no debe crear una instancia de un módulo dentro de un bloque siempre ..mover fuera y siempre tienen el bloque dentro de la parte inferior del módulo.

También asegúrese de que tiene todas las entradas en su lista de sensibilidad de su bloque de siempre o te cierres instancia ..

Además, no se puede asignar una declaración en un bloque siempre ..Yo recomiendo leer sobre la sintaxis más verilog ..

jelydonut

 
jelydonut es correcta.

Si se comparan los números binarios, entonces tal vez usted podría utilizar la igualdad conveniente Verilog y operadores relacionales como ==, <,> =, etc

 
amigo ok,
Basta con mirar en cualquier libro de verilog en cuanto a cómo utilizar el uso de la declaración de asignar y cómo hacer que la instanciación de componentes.
All U Need a hacer es eliminar la declaración siempre y comenzar ur-finales de vola siempre .... y los problemas ur será resuelto.Sólo asegúrese de u compilar código de componente ur u antes de intentar compilar este pedazo de código.Good Luck.

 
semiconductorman hi,

can u clear.im explicar su punto de vista no puede understabd

 
que dice para quitar el ..

"siempre @ (paso)
comenzar "

y el "fin" para que comience ..

jelydonut

 

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