K
Kalla, Ravindra
Guest
hola,
im toma de árbol de comparación para la comparación de 9 value.i hizo una componnet (creación de instancias) para la comparación de dos i value.now quiere llamar a este componente en mi árbol de comparación tree.Comparator debe ser activo cuando la señal de control será alto.
para este im utilizando siempre @ (control) y llamando dentro de este componente siempre.
pero en este verilog código da error (error Undefined variable para el componente).
plz dar su suggetion.
verilog mi código es el siguiente
módulo comparatortree1 (bajo, PNTR, a, b, c, d, e, f, g, h, i, PE1, PE2, PE3, e4, pe5, PE6, PE7, PE8, PE9, paso);
input [7:0] a, b, c, d, e, f, g, h, i;
input [4:0] PE1, PE2, PE3, e4, pe5, PE6, PE7, PE8, PE9;
paso de entrada; / / señal de control
de salida [7:0] bajo;
reg [7:0] bajo;
salida [4:0] RCNP;
reg [4:0] RCNP;
de cable [7:0] low1, low2, low3, low4, low5, low6, low7, low8, low9;
alambre [4:0] pntr1, pntr2, pntr3, pntr4, pntr5, pntr6, pntr7, pntr8, pntr9;
siempre @ (paso)
empezar
comparación C1 (low1, pntr1, PE1, a, PE2, b);
comparador C2 (low2, pntr2, PE3, c, e4, d);
comparación C3 (low3, pntr3, pe5, e, PE6, f);
comparador C4 (low4, pntr4, PE7, g, PE8, h);
comparación C5 (low5, pntr5, pntr1, low1, pntr2, low2);
comparación C6 (low6, pntr6, pntr3, low3, pntr4, low4);
comparación C7 (low7, pntr7, pntr5, low5, pntr6, low6);
comparación C8 (low8, pntr8, pntr7, low7, PE9, i);
asignar bajo = low8;
asignar PNTR = pntr8;
final
endmodule
endmodule
im toma de árbol de comparación para la comparación de 9 value.i hizo una componnet (creación de instancias) para la comparación de dos i value.now quiere llamar a este componente en mi árbol de comparación tree.Comparator debe ser activo cuando la señal de control será alto.
para este im utilizando siempre @ (control) y llamando dentro de este componente siempre.
pero en este verilog código da error (error Undefined variable para el componente).
plz dar su suggetion.
verilog mi código es el siguiente
módulo comparatortree1 (bajo, PNTR, a, b, c, d, e, f, g, h, i, PE1, PE2, PE3, e4, pe5, PE6, PE7, PE8, PE9, paso);
input [7:0] a, b, c, d, e, f, g, h, i;
input [4:0] PE1, PE2, PE3, e4, pe5, PE6, PE7, PE8, PE9;
paso de entrada; / / señal de control
de salida [7:0] bajo;
reg [7:0] bajo;
salida [4:0] RCNP;
reg [4:0] RCNP;
de cable [7:0] low1, low2, low3, low4, low5, low6, low7, low8, low9;
alambre [4:0] pntr1, pntr2, pntr3, pntr4, pntr5, pntr6, pntr7, pntr8, pntr9;
siempre @ (paso)
empezar
comparación C1 (low1, pntr1, PE1, a, PE2, b);
comparador C2 (low2, pntr2, PE3, c, e4, d);
comparación C3 (low3, pntr3, pe5, e, PE6, f);
comparador C4 (low4, pntr4, PE7, g, PE8, h);
comparación C5 (low5, pntr5, pntr1, low1, pntr2, low2);
comparación C6 (low6, pntr6, pntr3, low3, pntr4, low4);
comparación C7 (low7, pntr7, pntr5, low5, pntr6, low6);
comparación C8 (low8, pntr8, pntr7, low7, PE9, i);
asignar bajo = low8;
asignar PNTR = pntr8;
final
endmodule
endmodule