Codificación estilo Verilog preguntas

[pirita]

Hola,
Tengo algunas preguntas sobre la verilog estilo de codificación.

¿Qué es mejor en términos de velocidad / zona de síntesis?
Pregunta 1:
a.Puedo crear algunas funciones, como una función que hará añadir una función que hará la multiplicación.De modo que cada vez que tengo que hacer alguna multiplicación (por ejemplo), sólo puedo llamar a esta función.
b.O que pueda hacer la multiplicación / adición simplemente en el código sin usar funciones.

Pregunta 2 (en relación con la pregunta 1):
a.Usar la función.
b.Utilice submódulo.

Pregunta 3:
a.siempre @ (posedge clk)
a <= b c;
b.asignar d <= b c;
siempre @ (posedge clk)
a <= d;

Pregunta 4:
a.if (b == 3'b111)
.........
b.asignar un &b; =
si (a)
.........Gracias de antemano!

Jeff

 

[Javad]

OK!En primer lugar, tenga en cuenta que un buen estilo de codificación puede variar de una a otra familia FPGA.Por lo tanto, ver el documento sintetizador herramienta para encontrar más información.
Pero cerca de sus preguntas:
1.Usted puede hacerlo.Sino que simplemente puede usar * para multiplicación.En los dispositivos tales como Virtex-Spartan-II y III, se sintetizan a Embedded multiplicadores.
2.Aconsejo usar submódulos.
3.No hay diferencia!
4.No hay diferencia!

Una forma práctica de encontrar las respuestas de estas preguntas es para escribir un código simple y examinar con ellos la síntesis.A continuación, ver el resultado de circuito!

 

[z81203]

opinión mía es que la lógica,
la utilización submódulo; de estímulo, utilice la función.