CMOS par de esta falta de coincidencia

D

dsula

Guest
Hola,
Tengo un par de esta NMOS que exhibe una cierta compensación.Este desplazamiento depende del modo de entrada común.Tengo dificultades para explicar este efecto.¿Alguien sabe?¿Cómo puedo evitar esto?No me importa mucho sobre el desplazamiento de la pareja de esta, pero me preocupa el no compensar a cambiar a través de un gran rango de modo común de entrada.

O para dar algunos números.(La pareja esta se utiliza en una ganancia de la unidad de composición única Miller op-amp)
I sesgo de las entradas a 2V y 5mV medida en la salida.
Me corto las entradas a 3V y mido 8mV en la salida.

Gracias a todos por cualquier pensamiento sobre este tema.
ds

 
parece que hay un sistema de desplazamiento en su amplificador

 
Let me know ur que whatz uso de la tecnología y las dimensiones de par DIF ur?

 
Hola

Usted puede encontrar información útil aboat el efecto de esta falta de coincidencia par en offset en el papel viejo, pero útil a continuación:
Marcel JM Pelgrom, ......"Transistor coinciden en la aplicación analógica CMOS", IEEE 1998,
También sé que el desplazamiento es en relación con el voltaje de entrada de overdrive y así sucesivamente la CM uno.

 
Compensar el cambio con el modo de entrada común es debido a (en orden de más probable a menos probable):

1) los transistores de entrada de nuevo sesgo de efectuar el marco del V para Delta-V de la contribución de offsett varía
2) offsett sistemática debido a la asimetría
Efecto de impacto 3) de ionización de algunos de transistores con diferentes sesgos DC

 
La elección de la mayor dimensión de esta pareja puede ayudar a reducir los valores de desplazamiento o el uso de técnicas de cancelación de compensación.

hi tekno1,
¿Por qué se está refiriendo de nuevo sesgo de aquí?¿No es un valor finito de VSB (de origen a granel), pero será el mismo para los dos pares de esta NMOS?

Además, ¿cuál es la ionización de impacto?

gracias
Bharat -

 
Transistores de entrada Larher tamaño.calcular el tamaño de detalle de referencia la forma de falta de coincidencia de la fundición.
ΔVth = A / √ (WL).donde se coeficiente u puede obtener en el módulo de falta de correspondencia,

 
u puede enviar el esquema que muestra el amplificador y los comentarios

 
Tal vez su transistores no es estable en la región de saturación, o está usando complementarias etapa de entrada diferencial que no está bien sintonizada.

 
En el libro de Razzavi "Diseño de Analog CMOS IC", tiene una explicación en las páginas 463-480.

 
BIEN ...
de acuerdo a mi conocimiento que usted tiene dos soluciones ...
1) de votos para las corrientes de drenaje en el NMOS y OGP la misma debido a que missmatch hará CMRR mala
2) La otra solución es reducir la ganancia de modo común que se disminuye la diferencia

Espero que me ayudó a U
THANX

 
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