Cierre de síntesis

[no_mad]

Hola a todos,

¿Cómo se puede sintetizar un pestillo?

Thanx in advance
no_mad

 

[eda_wiz]

/ / Código RTL para pestillo.
siempre @ (ES, o b) comenzar
if (ES) a = b;
final

 

[no_mad]

Thanx, ya sé cómo codificar un pestillo.

En realidad, mi pregunta es ¿cómo hacer u STA para un cierre en el diseño del compilador.

Lo siento, mi pregunta es demasiado simple.

 

[Z.]

¿Este código se sintetiza en pestillo?

siempre @ (clk posedge)
empezar
if (RST)
a <= 0;

algo más
empezar
if (habilitar)
a <= din;
final
final

En el código anterior, sólo si la declaración existe, pero no más.Pero hay un
condición de restablecimiento.Así que, ¿esta se cierre?

 

[no_mad]

hi Zeese,

Este código es un D-cierre con Active Sync señal de reinicio baja.

 

[eda_wiz]

Z. escribió:

¿Este código se sintetiza en pestillo?siempre @ (clk posedge)

empezar

if (RST)

a <= 0;algo más

empezar

if (habilitar)

a <= din;

final

finalEn el código anterior, sólo si la declaración existe, pero no más.
Pero hay un

condición de restablecimiento.
Así que, ¿esta se cierre?

 

[Artes Visuales]

¿Por qué necesita el pestillo en el diseño? No es teatable pero para el LSSD de la IBM.
Un buen desgin no incluyen el cierre

 

[Thinkie]

Mi sugerencia es evitar normalmente, si es posible.

Que van a causar problemas de tiempo y perjudicará la capacidad de prueba de su diseño de

 

[srik_naidu]

hola,

en el caso de VHDL: --
si es = '1 ', entonces
q <= d;
END IF;

With Regards,
Srik.

 

[ddtiantian]

Cierre se usan para los diseños de alto rendimiento.Hay un buen papel conversaciones sobre informática / verificar el tiempo de ciclo para los diseños con muchos cierres, dada la configuración / retención y retraso de la lógica combinatoria.
"Verificación de las Listas de reloj", dijo Thomas G. Szymanski, Narendra Shenoy, ICCAD 1992, pp.124-131

 

[dBUGGER]

ddtiantian escribió:

Cierre se usan para los diseños de alto rendimiento.
Hay un buen papel conversaciones sobre informática / verificar el tiempo de ciclo para los diseños con muchos cierres, dada la configuración / retención y retraso de la lógica combinatoria.

"Verificación de las Listas de reloj", dijo Thomas G. Szymanski, Narendra Shenoy, ICCAD 1992, pp.
124-131

 

[eeeraghu]

Cierre Conceptos básicos
Lo sentimos, pero es necesario iniciar sesión para ver este archivo adjunto

 

[ddtiantian]

Aquí está el "Reloj de Verificación de Listas" de papel.
Lo sentimos, pero es necesario iniciar sesión para ver este archivo adjunto