cómo incluir en VHDL Verilog?

[godis_knugen]

¿Existe una manera fácil de poner un diseño en VHDL dentro de un diseño verilog?

Tengo un buen archivo de verilog dinámica con las declaraciones del puerto hacia el exterior de hw, pero yo quiero escribir mi propia lógica VHDL.no tan familiarizados con verilog todavía.

¿Puedo escribir una especie de contenedor para el VHDL?Si es así, ¿cómo?
Last edited by godis_knugen en 25 mar 2008 11:42, editado 1 vez en total

 

[echo47]

¿Qué software compilador HDL está usando?

Con ModelSim y Xilinx XST, puedo construir proyectos que incluyen tanto Verilog y archivos de código fuente VHDL, sin hacer nada especial.VHDL puede crear una instancia de un módulo de Verilog, y viceversa, sin necesidad de utilizar cualquier archivo de contenedor.Pero no se mezclan Verilog y código fuente VHDL en el mismo archivo, utilice archivos separados.

 

[godis_knugen]

usando Xilinx ISE im 9,1

han tratado de utilizar el archivo verilog como una instancia superior y simlpy el vhdl como un módulo,
ejemplo:
user_l U_L (
.CLK (usr_clk),
. addr (ht_wr_addr)
);

pero me dice error inesperado cuando corro síntesis.

 

[echo47]

Mezcla de lenguaje de la compilación generalmente trabaja en ISE XST.Puede haber provocado algún error de otro tipo que provocó el "error inesperado" accidente.Tal vez una actualización de ISE le ayudaría.

Pruebe este ejemplo.Que funciona bien en ISE 9.2.04:
Código:

Top Module (CLK, iCount);

CLK de entrada;

alambre [3:0] q;

salida [3:0] iCount;count4 contador (. CLK (CLK),. Q (Q));asignar iCount = ~ q;

endmodule

 

[godis_knugen]

ok, que trabajó, pero no cuando tengo esto:

módulo superior »incluyen" rpsyscore_api.v "

CLK alambre;
alambre [3:0] q;
alambre [3:0] iCount;

count4 contador (. CLK (CLK),. Q (Q));

asignar iCount = ~ q;
endmodule

donde rpsyscore_api.v especifica los puertos y el "verilog incluir el camino" en las propiedades de síntesis se establece en el destino de los archivos de la API.

Entonces obtenemos:
Análisis de la jerarquía de error para el módulo de <arriba> en la biblioteca de Obra:.
ERROR: XST: 2683 - Error inesperado mientras encuentra jerarquía edificio.

 

[echo47]

Que trabajó para mí en ambas ISE y ModelSim.Supongo rpsyscore_api.v contiene esta línea:

(CLK, iCount);Corro ISE de scripts de línea de comandos, y no de proyecto Navigator.La línea de mira rpsyscore_api.v fragmento en un galimatías, no un módulo Verilog, así que trate de darle una extensión diferente de ". V", o lo pone fuera de la ruta de búsqueda de Verilog, de modo Navigator proyecto no trata de interpretar automáticamente como un archivo de Verilog.Eso es sólo una conjetura.

 

[godis_knugen]

Cita:

La línea de mira rpsyscore_api.v fragmento en un galimatías, no un módulo Verilog, así que trate de darle una extensión diferente de ". V", o lo pone fuera de la ruta de búsqueda de Verilog, de modo Navigator proyecto no trata de interpretar automáticamente como un archivo de Verilog.
Eso es sólo una conjetura.

 

[echo47]

rpsyscore_api.v puede estar bien cuando "incluido" en su archivo de arriba, pero por sí misma es incompleta.Se comienza con un paréntesis en lugar de un "módulo" de palabras clave.

En otras palabras, se pone un no-Verilog archivo en ISE incluir el camino y le dio una ". V" de extensión, así ISE puede ser un excesivo temblor.

 

[godis_knugen]

ajá, ya veo.Ah, y POR LA forma que la propiedad que se fue "verilog incluye directorios" en virtud de la síntesis de las propiedades.

No, no me ayudó.

pero funciona si el comentario de la línea "count4 contador (. CLK (CLK),. Q (Q));" que crea una instancia del bloque de VHDL

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Llorando o muy triste" border="0" />

 

[echo47]

No puedo reproducir el problema.¿Puede subir los archivos de origen diferentes para asegurarnos de que están viendo los mismos archivos?

 

[godis_knugen]

Por último, las obras, traté de iniciar un proyecto nuevo y fresco utilizando ise9.2 con la última sp.Todavía no sé por qué no ha funcionado bien antes.¨
de todos modos, gracias por la ayuda.

 

[echo47]

Esas son buenas noticias!Tal vez fue simplemente su código de activación algún error oscuro en la versión anterior.