cómo hacer una 3GIO PHY diseño?

[andy2000a]

que yo sé, Serial-ATA es 1.5Gbits ..
y alguien me dijo,
el uso 750MHz PLL (tanto de borde) para recibirla ..
pero otra gente me dijo 3GHz PLL para el uso de bloqueo de datos 1.5G

que es architerture correctamente?
acerca de cómo 3G-IO diseño?

 

[kyrandia]

seguramente el arco, tanto es correcto, la necesidad
de 750m múltiples fase (DLL) para cdr.