L
ls000rhb
Guest
cómo borrar la configuración y violaciónes espera?
¿Hay algún método simple y eficiente?
¿Hay algún método simple y eficiente?
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D
dBUGGER
Guest
ls000rhb escribió:
cómo borrar la configuración y violaciónes espera?
¿Hay algún método simple y eficiente?
cómo borrar la configuración y violaciónes espera?
¿Hay algún método simple y eficiente?
J
jaque mate
Guest
Si usted tiene un presupuesto de frecuencia fija, la primera opción suele ser volver a particionar el diseño, o aumentar el esfuerzo de compilación.Volviendo al código, o incluso cambiar a una mejor biblioteca son después de las medidas.
L
ls000rhb
Guest
set_fix_hold puede ayudar a añadir buffer?
N
nittinsharma80
Guest
Para la fijación de violaciónes de configuración que necesita para reducir la frecuencia de la el diseño, se sintetizar el diseño de nuevo con las limitaciones vez.Para los arreglos de violaciónes celebrar cómo siempre, topes, la colocación puede ayudar.
S
silencer3
Guest
en la pre-PLS diseño fijar los tiempos de preparación en Synthesys.HOLD tiempos están fijados por la parte final durante la fase posterior de diseño.para fijar los tiempos de preparación, el uso compilación incremental en DC y presupuestación de uso del tiempo y de abajo arriba compuilation con alto esfuerzo de compilación.Esto da a la frecuencia máxima posible.Si el diseño no cumple con los tiempos, es posible que tenga que volver a llok en su RTL y U puede hacer algunas optimización a nivel de código para conseguir algo mejor de tiempo.u otra forma tienen que trabajar con frecuencia reducida
L
ls000rhb
Guest
Muchas gracias a everyoue que me dio buenas sugerencias!
B
beckchm
Guest
Puede establecer la frecuencia más baja para borrar violaciónes de instalación.
En el P & R, se inserta CTS para borrar violaciónes espera.
En el P & R, se inserta CTS para borrar violaciónes espera.
A
Anjali
Guest
beckchm escribió:
Puede establecer la frecuencia más baja para borrar violaciónes de instalación.En el P & R, se inserta CTS para borrar violaciónes espera.
Puede establecer la frecuencia más baja para borrar violaciónes de instalación.En el P & R, se inserta CTS para borrar violaciónes espera.
N
nmtr
Guest
silencer3 escribió:
en la pre-PLS diseño fijar los tiempos de preparación en Synthesys.
HOLD tiempos están fijados por la parte final durante la fase posterior de diseño.
en la pre-PLS diseño fijar los tiempos de preparación en Synthesys.
HOLD tiempos están fijados por la parte final durante la fase posterior de diseño.
R
rmy
Guest
la configuración tiene que ser revisado y fijado en floorplanning, la colocación, CTS cambiando el reloj de la latencia y la bodega se considera en el CTS mediante la inserción de los topes en el camino de datos.