Código de primitivos Traducir al lenguaje puro

[alexru]

Hola.
¿Me pueden ayudar a traducir este código a verilog puro sin usar SRL16?

Código:eee módulo (clk, q);

CLK de entrada;

de salida [17:0] q;supply0 GND;

supply1 VCC;de cable [17:0] q;

genvar g;

generar

for (g = 0; g <18; g = g 1) comenzar: SRL16_inst

SRL16 SRL16_inst (

. Q (Q [g]),

. A0 (GND),

. A1 (GND),

. A2 (VCC),

. A3 (GND),

. CLK (CLK),

. D (q [g])

);

final

endgenerate

endmodule

 

[news]

Zalewani spamem, wśród którego znajduje się korespondencja biznesowa, często nie potrafimy odróżnić fałszywki od realnej korespondencji. Zagrożenia cechują się często kilkoma elementami.

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[echo47]

Esto parece una FPGA Xilinx.Your eee module outputs zero continuously.

¿Qué es esto suponga hacer?¿Falta algo, como los valores de inicialización en un UCF?

Xilinx XST no es lo suficientemente inteligente como para inferir (generar automáticamente) una SRL16 si el valor inicial no es cero.Me di cuenta de esto hace varios años, y al parecer sigue siendo cierto en 9.1.03i versión.No he probado todavía 9.2i.