"bucle" en FPGA

[Shoaib]

¿Cómo puedo utilizar para el bucle en FPGA.Necesito un paso optimizado.________________
Shoaib

 

[irum4]

porque en LOWER_LIMIT a UPPER_LIMIT bucle
<some operators>
end loop;

 

[Shoaib]

lo que Im que busca es el "código sintetizable"

 

[the_penetrator]

uso generan declaración en VHDL

se creará una serie de elementos como se describe en ... para generar bucle cuerpo

por la C-como, por declaración no pretende ser sintetizable

¡Salud!

the_penetrator_in_extremisŠ
Last edited by the_penetrator el 26 mar 2004 13:36, editado 1 vez en total

 

[ZeleC]

ETIQUETA:
porque en <lower_limit> a <upper_limit> bucle
<Statement>
end loop;
- Ejemplo:
- para que en 1 a 10 de bucle
- I_SQR (I): = i * i;
- Loop End;

 

[FNK]

Creo que el cartel está tratando de hacer una serie de operaciones secuenciales de forma iterativa.Un simple bucle for como se describe arriba es inútil en ese caso, ya que todas las operaciones se realizan simultáneamente en HDL.Utilizar el estado de Máquinas para tal caso.

 

[ydao]

En primer lugar, debo decir, "bucle" no es para FPGA directamente, es para las herramientas de síntesis de realidad.Es sólo una declaración de la lógica combintional.de las herramientas de síntesis calculte resultado de la ecuación de la lógica y el mapa a puertas!
buscar en el software de síntesis de manual.

 

[retraso]

No entiendo la pregunta.Un bucle en sí no es sintetizable.
Sintetiza los medios de traducción de hardware.De hardware puede provocar utilizando algunas otras declaraciones con el bucle como generar.Que usted necesita para, en relación con otras declaraciones o función para desarrollar un circuito sintetizado.

delay (retraso de la tecnología)

 

[neocool]

ZeleC escribió:

ETIQUETA:

porque en <lower_limit> a <upper_limit> bucle

<Statement>

end loop;

- Ejemplo:

- para que en 1 a 10 de bucle

- I_SQR (I): = i * i;

- Loop End;

 

[edavio]

sugerimos no utilizar bucle en el código RTL.Es difícil el mantenimiento y entender.sobre todo, Synthesizor no es compatible con el estado del bucle asíorque en la "puesta en el punto" a "variable" bucle
...
...
...
Loop End

 

[ashishjindal76]

que HDL UR UR FPGA utilizando para u codificación?

Ashish

 

[Big Boy]

Usted necesita utilizar estado-finito-máquina (FSM).

También puede utilizar un simple contador, que irá aumentando en cada ciclo de reloj.

 

[bibo1978]

Un bucle se puede sintetizar si y sólo si sus parámetros son constantes, de lo contrario no se puede sintetizar, en su lugar puede usar una FSM, que por supuesto va a introducir un retraso, pero es posible que el diseño de tuberías, o bien puede utilizar un Estados Federados de Micronesia asincrónica que es muy indésirable en diseños FPGA debido principalmente a los retrasos de enrutamiento no son predecibles, por lo que un Estados Federados de Micronesia y un gasoducto puede hacer lo que quieras hacer.

thats all folks

 

[Aser]

Loops se synthesable
Si las restricciones son variables estáticas
y funciones en el bucle se synthesable,
y el netlist forma sintetizada los recursos FPGA.
Cada iteración se asigna en su propio recurso.
Eso significa que el circuito está totalmente desenrollado y de síntesis.
Por lo tanto, el bucle I 1-100
con el cuerpo X * Y da el 100 multiplicadores paralelos.
A veces, los bucles son muy útiles.
Por ejemplo la búsqueda en el bucle para el 1 de liderazgo en el vector de
da excelentes unidad de verificación de paridad.

 

[Zerox100]

Usted puede utilizar para en el HDL, en cualquier nivel de objetivo (FPGA, ASIC).Pero hay que no somethings.
1 - No utilice el descanso o salida en para.
2 - No utilice el lazo de longitud variable.
3 - No utilizar bucles complejos.por ejemplo, "(en su caso (). SI ())".solución (que siempre es buena, pero a veces no sintetizable).
4 - Trate de usar "generar" las declaraciones en lugar de "bucle".