Banco de la 2 ª IIR para conectar de forma secuencial en FPGA

[Unomano]

Soy un novato con FPGA y buscando un poco de ayuda en mi proyecto.
Tengo una señal de que es un número de pulsos de 100 kHz sinusoidal muestreada en
1 MHz.El problema es que es la sombra de un número (hasta 10) de
sigue interfiriendo las señales de onda a frecuencias en la banda 50-200 kHz,
y quiero suprimirlos.Decidí usar un banco de 2 º orden IIR
escotadura filtros conectados en forma secuencial.Los filtros considera que
de adaptación, ya que las frecuencias de las señales de interferencia son desconocidos.
Decidí construir el proyecto en TMS320F2812 DSP y FPGA espartano 2
conectado a través de interfaz de memoria de DSP.Tengo dificultades con
elección de la estructura del filtro IIR, la aritmética algoritmo de distribución,
y no sé qué de dominio se ajusta mejor a mi tarea (VHDL, Verilog o
esquemático).¿Podría usted por favor me sugieren algunas consideraciones sobre el
problema.

 

[FrankCh]

Verilog es el mejor debido a la curva de aprendizaje más sencillo.
Además, hay más ayuda en Verilog de VHDL.

Además, con IIR es mejor permanecer en el procesador DSP ya que en FPGA, poco ancho es
fijos y IIR es una ruta de desbordarse.