A
Anjali
Guest
Hola a todos,
Estoy buscando un trabajo en el campo del diseño VLSI.
que estoy haciendo buenos proyectos en el caudal de diseño ASIC.(especificaciones de P & I etapa)
ponerse en contacto conmigo si está interesado.
Conjunto de capacidades:
Codificación de RTL, deshilachado, Verificación, la cobertura de código y automatización.
Síntesis ASIC, la inserción de la cadena de exploración, la generación de vectores ATPG usando el diseño del compilador y las simulaciones netlist.
Análisis de Regulación estática utilizando DC & PT.
La planificación de suelo Chip, la colocación, CTS y la ruta usando SOC Encuentro.
Verificación formal de la netlist generados en cada etapa con RTL de oro, utilizando conforme.
Comprobación de la LVS y DRC para el uso de GDSII Hércules y LayoutPlus.
síntesis de FPGA, la colocación y enrutamiento utilizando ISE.
Buen conocimiento en Diseño de Sistemas.
Modelado de dispositivos xtensa con procesadores RISC, utilizando la herramienta de xtmp.
Idiomas
Lenguajes de descripción de hardware: Verilog, Sistema C
Lenguajes de scripting: Perl, TCL / TK, C-Shell
Programación de la Asamblea: Xtensa procesador RISC, 8085, 8051, ADSP 2181
Lenguajes de programación: C, C
Sistemas operativos: UNIX, Linux, Windows NT
EDA Herramientas
Simuladores de HDL: Verilog-XL, NC-Verilog
Deshilachado y herramientas de cobertura: HAL, Surelint, Surecov, CTIC,
Síntesis Herramientas: Synopsys DC, Tetramax, PT, Synplify_pro (FPGA)
Backend Herramientas: SOC Encuentro, LayoutPlus, Hercules, ISE (FPGA),
Last edited by Anjali en 17 ene 2006 11:19, editado 2 veces en total
Estoy buscando un trabajo en el campo del diseño VLSI.
que estoy haciendo buenos proyectos en el caudal de diseño ASIC.(especificaciones de P & I etapa)
ponerse en contacto conmigo si está interesado.
Conjunto de capacidades:
Codificación de RTL, deshilachado, Verificación, la cobertura de código y automatización.
Síntesis ASIC, la inserción de la cadena de exploración, la generación de vectores ATPG usando el diseño del compilador y las simulaciones netlist.
Análisis de Regulación estática utilizando DC & PT.
La planificación de suelo Chip, la colocación, CTS y la ruta usando SOC Encuentro.
Verificación formal de la netlist generados en cada etapa con RTL de oro, utilizando conforme.
Comprobación de la LVS y DRC para el uso de GDSII Hércules y LayoutPlus.
síntesis de FPGA, la colocación y enrutamiento utilizando ISE.
Buen conocimiento en Diseño de Sistemas.
Modelado de dispositivos xtensa con procesadores RISC, utilizando la herramienta de xtmp.
Idiomas
Lenguajes de descripción de hardware: Verilog, Sistema C
Lenguajes de scripting: Perl, TCL / TK, C-Shell
Programación de la Asamblea: Xtensa procesador RISC, 8085, 8051, ADSP 2181
Lenguajes de programación: C, C
Sistemas operativos: UNIX, Linux, Windows NT
EDA Herramientas
Simuladores de HDL: Verilog-XL, NC-Verilog
Deshilachado y herramientas de cobertura: HAL, Surelint, Surecov, CTIC,
Síntesis Herramientas: Synopsys DC, Tetramax, PT, Synplify_pro (FPGA)
Backend Herramientas: SOC Encuentro, LayoutPlus, Hercules, ISE (FPGA),
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