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[unimelb]

Hola, soy un recién llegado en FPGA.Actualmente tengo un módulo de código de verilog para mi proyecto pero puede haber algo mal, porque después de añadir que en mi proyecto el sistema se vuelve inestable.¿Es causada por las máquinas de estado demasiados?¿O hay algo mal con mi estilo de codificación?Gracias!

 

[FVM]

En serio, no se puede exspect una respuesta a su pregunta, sin dar algo más de información sobre la finalidad y el funcionamiento de su código.Puede que también le vamos a elaborar, lo que "se vuelve inestable" significa realmente.

Como respuesta - muy generales -: Si el código sintetiza correctamente y sin problemas se indican en el análisis de tiempo, sospecho que más bien un problema de insuficiencia de los algoritmos que los problemas de codificación.

Para refutar mi (posiblemente destructiva) asunción, usted debería ser capaz de aclarar, por qué y cómo el código es capaz de llevar a cabo satisfactoriamente por el diseño.