[ayuda] traducido a VHDL Verilog, lo difícil?

[bigrice911]

Ayudar a alguien a la conversión por debajo de VHDL para verilog?Es mejor mantener la parametrización y utilización verilog2001 sintaxis "generar".Gracias!

Código:

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- Definir anchura de datos de

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mi_paquete paquete es

nbits constante: natural: = 7;

Mbits constante: natural: = 9;

mi_paquete fin;

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- Stand-1 multiplicador

--

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library IEEE;

uso ieee.std_logic_1164.all;

uso ieee.std_logic_arith.all;

uso IEEE.std_logic_unsigned.all;

work.mypackage.all uso;entidad booth_1 es

puerto (

X: in std_logic_vector (nbits-1 downto 0);

Y: in std_logic_vector (Mbits-1 downto 0);

P: out std_logic_vector (nbits Mbits-1 downto 0)

);

final booth_1;simple_arch arquitectura de booth_1 esbooth_1_cell componente

Puerto (P: in std_logic_vector (Mbits-1 downto 0);

Y: in std_logic_vector (Mbits-1 downto 0);

x_i: in std_logic_vector (1 downto 0);

S: out Mbits std_logic_vector (downto 0)

);

componente final;tipo de conexiones es array (0 a nbits) de STD_LOGIC_VECTOR (Mbits downto 0);

Cables de señal: conexiones;

Señal EX: STD_LOGIC_VECTOR (nbits downto 0);empezar

EX (nbits downto 1) <= X, ex (0) <= '0 ';

cables (0) <= (others => '0 ');

iterac: for i in 0 a nbits-1 generan

mult: Mapa puerto booth_1_cell (P => hilos (i) (Mbits downto 1),

Y => Y, x_i => ex (i 1 downto i), S => hilos (i 1));

p (i) <= hilos (i 1) (0);

fin de generar;(p Mbits nbits-1 nbits downto) <= cables (nbits) (Mbits downto 1);simple_arch fin;