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zhangpengyu
Guest
Hola
Quiero hacer las particiones de un chip a nivel de diseño (Verilog PLI) a varias partes (6 partes para exapmle), y VCS utilizar para simular cada parte (6 vcs los procesos se ejecutan en paralelo), y luego
Yo podría distribuir estos procesos a diferentes CPUs (6 CPU SMP, por ejemplo) a
acelerar la simulación.
Creo que es distribuido simulation.But paralelo no sé cómo estos procesos vcs comunicarse entre sí.
¿Es esto posible para mí hacer esto? ¿Tiene vcs apoyo esto?¿Cómo podrían estos procesos se comunican entre sí?
Ayuda por favor!!zhpy
Quiero hacer las particiones de un chip a nivel de diseño (Verilog PLI) a varias partes (6 partes para exapmle), y VCS utilizar para simular cada parte (6 vcs los procesos se ejecutan en paralelo), y luego
Yo podría distribuir estos procesos a diferentes CPUs (6 CPU SMP, por ejemplo) a
acelerar la simulación.
Creo que es distribuido simulation.But paralelo no sé cómo estos procesos vcs comunicarse entre sí.
¿Es esto posible para mí hacer esto? ¿Tiene vcs apoyo esto?¿Cómo podrían estos procesos se comunican entre sí?
Ayuda por favor!!zhpy