Ayuda para el problema de la holdtime

[jjftt]

En un flip flop como éste, nadie puede decirme cómo es la violación de tiempo de espera viene?
cuando clk = 1, la primera tran_mos está apagado, ¿cómo puede la entrada en vigor D la salida Q?
<img src="http://images.elektroda.net/89_1195739214.gif" border="0" alt="Help me the holdtime problem" title="Ayúdame problema de la holdtime"/>Last edited by jjftt el 22 Nov 2007 14:47, editado 7 veces en total

 

[lakshman.ar]

pls puede poner u poco diagrama hte más claramente ...
de modo que su fácil de entender!

 

[tdminion]

Supongo que los cambios en el CLK transistor la 2 ª antes de que el CLK en la 1 ª transistor (que no va a cambiar de forma simultánea).Además, supongamos que los cambios justo antes de la entrada D CLK-> 1.

 

[jjftt]

Lo siento, he vuelto a trazar el diagrama.
cuando el clk = 0, entrada D se almacena en el bucle de primer inversor.es necesario cierto tiempo para ir a la versión estable antes de la clk = 1, este es el tiempo de instalación.
Pero, ¿y la holdtime?cuando el clk = 1, la primera tran_cmos está apagado, ¿por qué los datos de entrada d pues, deben estable después de la clk = 1.

 

[lubee]

"Pero ¿qué hay de la holdtime? Cuando el clk = 1, la primera tran_cmos está apagado, ¿por qué los datos de entrada d pues, deben estable después de la clk = 1."
Supongo que esto es debido a la propagación de tiempo que es requerido por el siguiente circuito lógico combinatorio.