Ayuda con Verilog de simulación

[varunvats69]

Hola,

Diseñé un 2 a 1 con un Mux bufif1 y un bufif0 (archivo adjunto).
Los resultados de la simulación (wave.jpg) muestran que la salida OUT entra en estado de incógnita x en dos momentos, uno al inicio y otra al S (entrada Ctrl) transiciones de 0 a 1.¿Puede alguien explicar este comportamiento?Yo valores de retardo típico, mientras que la simulación.Me parece que es a causa de las entradas de señal (IN0 y in1) y la entrada de control S cambiando de forma simultánea, ya que el segundo x no ocurrió cuando cambié las entradas de señal IN0 y unidades in1 8 tiempo después de la entrada Ctrl S. Sin embargo, no han sido capaces de convencerme de ello.<img src="http://img268.imageshack.us/img268/7082/wavea.jpg" border="0" alt="Help with Verilog simulation" title="Ayuda con la simulación Verilog"/>Last edited by varunvats69 el 24 Ago 2009 18:56, editado 1 vez en total

 

[Shelby]

¿Qué significan todos los valores medios en el bufif * parámetros?Esto es más parámetros que yo uso para.

# (1:2:3, 3:4:5, 5:6:7)

De todas formas, al menos algunos de estos son el ascenso, caída, y los retrasos Z de los topes.Ya que todos ellos son diferentes, hay cierta superposición y ambos podrían ser Hi-Z o transmitir al mismo tiempo.

Pruebe esta ...dar a cada buf una salida independiente (OUT0 y OUT1) y re-SIM.A continuación, debería ser capaz de ver la superposición de B / W 44-46ns.