C
CADDevil
Guest
Hola,
Estoy tratando de simular el AVR y synthetise básicos que he descargado de www.opencores.org.
Cualquiera probado?
Cuando intento compilar el período de investigación para Modelsim (en FPGAdv 6,1), que estoy recibiendo errores de sintaxis.
Pero cuando miro a las fuentes, no veo nada de malo.Por supuesto, mi conocimiento de VHDL es limitada, pero he comprobado que en el "Designer's
Guide to VHDL") y todo parece OK.
Cualquiera puede ayudar?Thx CADDevil
Estoy tratando de simular el AVR y synthetise básicos que he descargado de www.opencores.org.
Cualquiera probado?
Cuando intento compilar el período de investigación para Modelsim (en FPGAdv 6,1), que estoy recibiendo errores de sintaxis.
Pero cuando miro a las fuentes, no veo nada de malo.Por supuesto, mi conocimiento de VHDL es limitada, pero he comprobado que en el "Designer's
Guide to VHDL") y todo parece OK.
Cualquiera puede ayudar?Thx CADDevil