ATPG y post-diseño de la simulación

Y

ywguo

Guest
Hola,

He diseñado un chip con análisis de la cadena.El lugar y la herramienta de la ruta generó una orden de escaneo de archivo, de encargar el diseño del compilador para reordenar el análisis de la cadena.Luego el compilador de diseño exportados netlist a Tetramax.

Corrimos ATPG y ha generado patrones de prueba.Las simulaciones realizadas con los patrones de prueba y netlist sintetizado demostrado que el análisis de la cadena tenía razón.Sin embargo, las simulaciones con los patrones de test y post-netlist diseño fallado.

¿Está usted con experiencia en el diseño DFT?Todos los comentarios son bienvenidos.Gracias

Yawei Guo

 
>> Las simulaciones con netlist sintetizada pasado ...
>> Las simulaciones con post-netlist diseño no ....
-------------------------------------------------- ---------------
Al principio, usted debe saber la diferencia de estos 2 se ejecuta la simulación.

Por ejemplo, ¿qué tipo de opciones se han utilizado durante las simulaciones?

Durante la simulación w / netlist sintetizado, tal vez usted utiliza la unidad de retraso o demora cero, y no a su vez-en los controles de tiempo.

Aunque la simulación w / netlist post-diseño, tal vez haya anotado un archivo SDF.
-------------------------------------------------- ----------------

En segundo lugar, asegúrese de que su post-netlist disposición es STA limpio en el modo de escaneo.

Sobre todo, no se permiten violaciónes tiempo de retención.
-------------------------------------------------- -----------------

La esperanza por encima de las ideas puede ayudar a más o menos

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sonreír" border="0" />
 
Hola,

He utilizado el análisis de flujo introducir, mediante la reordenación de la cadena de Synopsys.Por fin, he encontrado compilador de diseño no volver a ordenar el análisis de la cadena, como que en el lugar y la herramienta de ruta.De acuerdo con ese flujo, compilador de diseño debe reordenar la cadena después de escanear el lugar y ruta, que en el lugar y la herramienta de ruta.

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Llorando o muy triste" border="0" />Antes de colocar y ruta, compilador de diseño, escribe lo siguiente.

dc_shell> set_scan_configuration-avant prtool
dc_shell> write_layout_scan salida design.def-noclockdomain
dc_shell> escritura PP-f-cpu hier-out mydesign.db
dc_shell> escritura-f verilog hier-cpu-out mydesign.v

En Apolo, que independiente de la exploración antes de Eustaquio preempleo, y se conectan que exploran y optimizado de la cadena después de CTS.

Escribe el nuevo archivo de análisis de reabastecimiento
dbDumpScanChain (geGetEditCell) "scan.rpt"

Después de lugar y ruta, compilador de diseño de leer el

dc_shell> set_scan_configuration-avant prtool
dc_shell> set_scan_configuration-scan.rpt prfile
dc_shell> set test_dont_fix_constraint_violations cierto
dc_shell> insert_dft-ignore_compile_design_rules

¿Tiene algún comentario?

Gracias por su ayuda kindful.

Yawei

 
Yawei,

¿Hay alguna razón por qué no se puede escribir un análisis-netlist reordenan de Apolo, y el uso que de su ATPG y post-SIM diseño?
¿Por qué necesitan para volver a diseñar-compilador?

 
Hola, dr_dft,

Hace 4 días, acabo de escribir a cabo un análisis netlist reordenan desde el lugar y la herramienta de ruta, pero ATPG no puede encontrar el análisis de la cadena.Así que traté de utilizar el flujo que he descrito anteriormente.Gracias
Yawei

 
Ywguo,

Parece que su problema está en el post-netlist diseño producido por Apolo.¿Es posible que Apolo no lo hizo el reordenamiento correctamente?
¿Qué error / mensajes de advertencia no se obtiene cuando se intenta ejecutar ATPG con el netlist postlayout?

 
dr_dft escribió:

Ywguo,Parece que su problema está en el post-netlist diseño producido por Apolo.
¿Es posible que Apolo no lo hizo el reordenamiento correctamente?

¿Qué error / mensajes de advertencia no se obtiene cuando se intenta ejecutar ATPG con el netlist postlayout?
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top