Asyn Set / Reset

[satiah]

Hola ..

Quiero saber si hay alguna manera de convertir Asynchronous Set / Reset en FF a síncronos.Este no es el código HDL.Asyn SET / RESET FF hardware adicional.

Tengo una manera de Registro del Conjunto / señal de inicialización ¿Hay alguna otra manera ...

Gracias

 

[jjww110]

hacer uso de células u estándar?o dibujar el esquema por ti mismo?si el uso de células u estándar, puede sustituir a la célula de

 

[satiah]

Hola ..

Es un schmatic.Alta después de 3 minutosara mayor claridad ..

estos todavia FF ASYN Preset en FPGA.Si utilizo otro FF sincronizar el set / reset de la señal de su pérdida de mis recursos, así que estoy lookig para el hardware completamente optimizado por sincronizar mi señal ..

 

[Salma Ali Bakr]

u puede tener dos fracasos consecutivos tapa
con un reset conectado a ambos de sus restablece
y un reloj a cada una de sus relojes
y la salida del flip flop segundo será un reset síncrono

 

[laglead]

El cambio es costoso.

 

[satiah]

Hi Salma ..

lo que he entendido si no estoy mal de la respuesta de Ur es ..
su FF conectados espalda con espalda (como la sincronización de doble circuito se utiliza para evitar la metaestabilidad) y habiendo restablecer mismo y la salida de reloj es el restablecimiento de sincronizada.por favor me explique cómo sincronizar el restablecimiento ...

 

[Shurik]

Es la descripción de un asynchronize set / reset de Verilog (FDF)

siempre @ (Set posedge o Restablecer posedge o Clk posedge)
if (Reset)
Q = 0;
else if (Set)
Q = 1;
algo más
Q = D

Es la descripción de un sincronizar set / reset de Verilog (FDF)

siempre @ (posedge clk)
if (Reset)
Q = 0;
else if (Set)
Q = 1;
algo más
Q = D