Altera la configuración del problema??

[Bajaj]

Hola

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sonreír" border="0" />Tengo bordo con Altera Stratix FPGA.A causa de error de diseño a bordo, MSEL [2:0] siempre la lógica 1.No puedo cortar o modificar, por tarce no son visibles (enterrado).

¿Puedo usar este foro?En caso afirmativo lo que configurtaion debe utilizar.¿Puedo utilizar la configuración JTAG?

Gracias

 

[Davorin]

¿Por qué la gente siempre a la lectura de la pereza ?????? hojas de datos

Página 1832 del Manual de Stratix lo dice claramente:

Código:

JTAG configuración basada en toma precedencia sobre los sistemas de configuración, lo que significa que los pines MSEL son ignorados.