Acerca de Xilinx Virtex2 pins del reloj Global

[PeterChow]

Hola tengo un problema durante mi proceso desing, es alrededor de los pasadores de reloj mundial de Virtex2. En su hoja de datos hay expresiones como esta: ----------------------------------------- -------------------------------------------------- ---- La pantalla principal (GCLKP) y secundaria (GCLKS) almohadillas reloj tiene ninguna relación con el P-lado y lado N de entradas de reloj diferenciales. En los bancos 0 y 1, la GCLKP corresponde a la N-lado, y los GCLKS corresponde a la P-lado de una entrada de reloj diferencial. En los bancos de 4 y 5, esta correspondencia se invierte. ----------------------------------- -------------------------------------------------- ---------- Ahora tengo que obtener una salida diferencial del reloj (señales: lvpecl_clk_n y lvpecl_clk_p) de Virtex2, así que ¿cómo debo conectar los pines diferenciales Estoy desconcertado con las expresiones?. Supongamos que es en Bank0, el lvpecl_clk_n señal diferencial debe ser GCLKP o GCLKN? Gracias [size = 2] [color = # 999999] Alta después de 26 minutos: [/color] [/size] Me temo que he cometido un error, cuando se utiliza como ruta de reloj mundial, la dirección de los pines de reloj globales son input.So si quiero un reloj diferencial LVPECL de ellos, que sólo puede ser visto como normal pins.So IO el lado p de pines debe estar conectado a la P-lado de la señal, y de manera que los pasadores de N-secundarios y signals.It es? Gracias.

 

[echo47]

Eso es confuso. ¿Se puede simplificar su pregunta? Con una salida de LVPECL, yo no creo que importe si es un reloj o no, o qué par de pins que usted elija. Puede usar los pins del reloj mundial como salidas de propósito general. ¿Ves algo malo en simplemente crear instancias de un OBUFDS_LVPECL_33, y luego conectarlo a la par de pines deseada? Al igual que este en Verilog 2001:

 top módulo (INP, posada, OUTp, outn) / / dispositivo es 2v80-4-CS144 (* LOC = "B6" *) entrada INP; (* LOC = "C6" * ) Entrada de posada; (* LOC = "D7" *) Salida de OUTp; (* LOC = "A6" *) outn salida, los datos de alambre; IBUFDS_LVPECL_33 in1 (I (INP.), IB (DCI), O (datos.. )); OBUFDS_LVPECL_33 OUT1 (I (datos), O (OUTp), OB (outn));... endmodule

Esos son todos los pines de reloj mundial en el banco 0. Los resultados se ven bien en FPGA_Editor.

 

[tlp71@hotmail.com]

yo también creo que se puede usar cualquier par de pines que soportan el estándar en que se usan. Usted debe tener cuidado de usar el XXP y el pin xxN para conducir la línea positiva y negativa.