Acerca de la pregunta Reloj árbol de síntesis!

A

anwayy

Guest
Cualquier persona familiarizada con el reloj
del árbol de síntesis (CTS)?
Supongamos que un gigantesco diseño de SoC caso, hay un núcleo CPU RISC y una serie de otros sub-módulos en el mismo.Entonces, ¿cómo construir el reloj
de árboles?
¿Te construir Sub-árbol dentro del reloj (en) los módulos secundarios o sólo hacer CTS desde el nivel superior?
En nuestro caso, el diseño, lo que hacemos CTS de nivel superior utilizando SE (Ctgen), y creo que muchos buffers de reloj-se insertan en el frente de los sub-módulos de manera que el reloj de inserción-retraso es tan grande.
¿Me podría decir cómo hace usted en este caso?
¿Y hacerlo automáticamente con herramientas CTS o ...?
Gracias!

 
Para un diseño más grande, el mayor retraso de reloj de árboles es inevitable,
pero no importa, la cuestión más crítica es sesgar, no demora.

Para SE CTS, si no puede cumplir con el mínimo sesgo, debe aumentar
la demora.

Si tiene reloj Inhouse árbol diseño norma (la norma debe ser
aplicadas por algunos Inhouse herramienta para comprobarlo).Puede dividir su reloj
árbol en subtrees entonces el más alto nivel por la de "mano", si no tiene
el Estado,
es mejor hacerlo todo por la herramienta.

por cierto, la versión de SE / CTS has utilizado?i
don't know
el rendimiento de la última versión, pero el uno en SE5.0/5.1 no es bueno
de diseño más grande.Usted puede comparar con Astro o Celestry
la herramienta.

 
Bueno ..
Desde mi experiencia pasa ...
Astro Aunque venir al problema que no puede solucionar todos los voilations,
hará algunas estúpido como puesto de trabajo de amortiguación en serie.Terminar, podría traer mal resultado.

 
Uno puede hacer si usted está utilizando es ejecutar avanti Júpiter CTS en modo de explorador en todo su diseño y se ejecutará a través de un montón de algoritmos y sugiere las mejores CTS para su aplicación de diseño.Normalmente se trata de cerca de una solución óptima CTS.A continuación, lea el informe generado y elegir el mejor.Pienso en este CTS para generar su árbol.

 
Todos reloj equilibrado herramienta tendido a más de diseño.(no todos los flops hablar el uno al otro. Por ejemplo, cuando se debounced un fracaso en su GPIO hablar con su controlador de memoria en flops? pero sus herramientas equilibrada sesgar!) Esa
es la razón por la que se verá enorme retraso en el reloj árbol.

 
Yo prefiero que puede manully ruta reloj a otra parte del chip,
sobre todo alrededor de difícil macro.De otro modo reloj equiparación de los diferentes brance le costará mucho tiempo.

 
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