¿Podemos poner retraso en la RTL para el uso de FPGA?

[cafukarfoo]

Hola Señor / Señora,

¿Podemos poner el valor retraso en la RTL que queremos poner dentro de FPGA para la prueba?

Es la síntesis de FPGA va a los honores de este valor de retraso?

Gracias de antemano por su ayuda.

siempre @ (clk posedge)
val_d <= # 1 VA;

 

[aomeen]

¿Quiere decir que como el uso de "esperar para 100ns" y luego en la FPGA traduce en demora en tiempo real!

Bueno, no estoy seguro, pero yo dought que ...cafukarfoo escribió:

Hola Señor / Señora,¿Podemos poner el valor retraso en la RTL que queremos poner dentro de FPGA para la prueba?Es la síntesis de FPGA va a los honores de este valor de retraso?Gracias de antemano por su ayuda.siempre @ (clk posedge)

val_d <= # 1 VA;

 

[ring0]

No, el retraso de la construcción es synthesizeable.

 

[midovambir]

es posible añadir retraso, pero yo no recomiendo que
que no tiene ningún efecto, sino que afectará no sólo en la simulación en la aplicación de hardware

 

[m_kartik]

declaraciones de espera no son soportadas por la herramienta de síntesis.Creo que depende de la herramienta, se informará de un error.