¿Cuál es el significado de "std_logic_vector (0 DOWNTO 0) & qu

[iamnoori]

Hola.
Cuando creo un dpram con un generador básico de Xilinx, se generan todos los puertos en "std_logic_vector". Pero yo quiero la unidad "WEA" y "Web" por una señal con "type.How std_logic" puedo hacerlo?

 

[farhada]

Es una tontería que Xilinx no parece importarle a revisión.

Basta con crear una señal para su Xilinx_WEA y Xilinx_WEB con el mismo formato (std_logic_vector (0 DOWNTO 0)) y establecer las señales de algo como esto:Xilinx_WEA (0) <= WEA;

Y cuando una instancia de la propiedad intelectual, el uso de la Xilinx_WEA y Xilinx_WEB allí.

BR,
/ Farhad