¿Cómo saber si la declaración se sintetizan o no?

[ahmad_abdulghany]

Hola a todos,

Estoy usando VHDL al modelo determinado sistema de comunicación, y no sé que la frase de sintaxis VHDL i uso puede ser sintetizado y que no puede, ¿Cómo puedo estar seguro de ellos?

Necesito un tutorial acerca de la FPGA de flujo a partir de la escritura de código VHDL a quemar a la FPGA chip ...puede alguien ayudarme con respecto a eso?

Gracias de antemano,
Ahmad,

 

[echo47]

FPGAs y software que utiliza?

Consulte su documentación de la herramienta de síntesis para ver qué características HDL apoya.Por ejemplo, si usted está utilizando Xilinx ISE, véanse los capítulos "VHDL de soporte de lenguajes" y "Técnicas de HDL Codificación" en su "Guía del Usuario XST".

 

[Salma Ali Bakr]

ahmad alta,
sólo tienes que seguir ciertas reglas
y evitar algunos códigos de la escritura
para garantizar que el diseño ur no tiene cerraduras (por ejemplo, que no es bueno en cualquier síntesis)
estas normas varían según el software que está utilizando
pero hay otras más generales que puede seguir u
para evitar los pequeños errores
leer cualquier libro de síntesis
existe: la síntesis de circuitos con VHDL
También hacen referencia a "los paquetes estándar de síntesis" IEEEStd1076.3-1997
"VHDL estándar para registrar la transferencia a nivel de síntesis" IEEEStd1076.6-2004

 

[ahmad_abdulghany]

Gracias echo47 y Salma

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sonreír" border="0" />
echo57,

Actualmente
estoy dowloading ISE webPACK 8.2i, no sé lo que estás speeking sobre su relación con lecturas sugeridas?¿cuál es la guía del usuario XST?Salma,

¿Puedes subir tu amabilidad mencionado síntesis normas IEEE?

Gracias a todos ..
Ahmad

 

[echo47]

XST es el nombre del sintetizador en el HDL Xilinx ISE.Después de instalar el ISE WebPACK, usted debe encontrar el XST Guía del Usuario en el "Software Manuales" colección.

Tal vez esto le ayudará a empezar.Es mi guía rápida para la creación y la construcción de un proyecto en proyecto ISE Navigator:

1.

(I'm using ISE Foundation 8.1i, other versions may work differently).

Lanzamiento del proyecto
ISE Navigator
(estoy usando Fundación ISE 8.1i, otras versiones pueden funcionar de forma diferente).
2.

-> New Project
-> enter desired projectname/location -> HDL
-> Next
.

Haga clic en Archivo
-> Nuevo proyecto
-> deseado entrar projectname / ubicación -> HDL
-> Siguiente.

3.

.

Elija su tipo de dispositivo -> Siguiente.

4.

to skip the Create New Source
dialog.

Haga clic en Siguiente
para saltar el cuadro de diálogo Crear Nueva Fuente.

5.

-> navigate to your Verilog/VHDL source file -> Open
-> Next
.

Haga clic en Agregar Fuente
-> navegar hasta su Verilog / VHDL fuente archivo -> Abrir
-> Siguiente.

6.

-> Ok
to accept all your project creation settings.

Haga clic en Finalizar
-> Aceptar
para aceptar todos los ajustes de la creación de su proyecto.
7.

tab, double-click Generate Programming File
.

En la ficha Procesos,

haga doble clic en Generar el archivo de programación.

8.En unos pocos segundos (o minutos u horas), debe sintetizar (compilar) su HDL, hacer lugar y ruta, y luego crear un archivo de configuración de bits que puede descargar a su dispositivo.
9.

in the Processes
tab, then expand Place & Route
, then double-click View/Edit Routed Design (FPGA Editor)
.

Opcional: Para ver la ruta de diseño de chips, ampliar Aplicar diseño
en la ficha Procesos
y,
a continuación, ampliar el Lugar de carreteras
y,
a continuación, haga doble clic en Ver / Editar ruta Diseño (FPGA Editor).Para ampliar o reducir en, utiliza las teclas Ctrl
Mayúsculas
clic arrastrar.Para alejar el zoom pulse F6.
10.

and double-click Configure Device (iMPACT)
.

Para descargar el flujo de bits a su FPGA, ampliar Programación Generar archivo
y haga doble clic en Configuración de dispositivo (IMPACT).IMPACT Cuando se inicia, es posible que tenga que leer su documentación, ya que soporta diferentes métodos de descarga.O puede que tenga suerte con sus valores predeterminados.

 

[ahmad_abdulghany]

Echo47 Gracias por su respuesta muy detallada

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sonreír" border="0" />Pero tengo otra pequeña pregunta, ¿puede la síntesis ISE webPACK el diseño ASIC CMOS de mi código VHDL?

Muchas gracias ..
Ahmad,

 

[sprao]

1.VHDL: la programación por ejemplo por Douglas Perry es uno de los buenos libros para conocer el idioma VHDL.
Para ser summerize:
Este "SI" es un statemet secuencial declaración,
por lo que entra en un "proceso".
Podemos usar esta 'if' para combinadas, así como la secuencia lógica.
Si usamos este "SI" para la declaración combinada lógica entonces es compelsory usar 'ELSE' parte de ese 'if'.Pero aquí usted obtendrá un orden de prioridades combinadas lógica.
Si usamos este 'if' para el tratamiento secuencial lógica entonces en ese caso no utilizamos' ELSE 'parte.A continuación, se creará registros / flipflops / cerraduras.
Si desea obtener más información acerca de, es preferible para estudiar el libro anterior.

2.Xilinxproject navegador (ISE 8.1 o ISE 8,2) son las herramientas que puede descargarse libremente desde www.xilinx.com sitio.Allí usted puede conseguir la información necesaria sobre "Cómo descargar el programa en FPGA? '.

 

[Salma Ali Bakr]

ahmad_abdulghany escribió:

Echo47 Gracias por su respuesta muy detallada
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sonreír" border="0" />

Pero tengo otra pequeña pregunta, ¿puede la síntesis ISE webPACK el diseño ASIC CMOS de mi código VHDL?Muchas gracias ..

Ahmad,

 

[sprao]

En el erlier respuesta que sólo se debatió acerca de 'if'.Pero supone que tengo que discutir sobre las declaraciones que se synthesizable.
'Tiempo retrasos "no se puede synthesizable.Debido a que estos retrasos se depende de que el reloj de entrada que estamos usando.
Por lo tanto, «esperar» durante algún tiempo demora las declaraciones no son synthesizable.
Si vienes a INFORME declaraciones, es un mensaje que se muestra cuando se produce una cierta condición.No hay lógica de hardware para este tipo de mensajes de texto.Por lo tanto, esta declaración no synthesizable.
Usted tiene a la práctica mucho más de cualquier herramienta de síntesis para saber más sobre la síntesis.