¿Cómo podría hacer de la OCE en la ejecución FPGA!

[gauz]

Tenía un diseño de gran tamaño, y es realmente mucho tiempo para ejecutar el flujo completo a través de la síntesis al mapa a la par, si se me había corrido el flujo por una sola vez, y entonces me encontré con algunas limitaciones almohadillas deben ser re-asignados, ¿cómo podría Tengo la nueva aplicar rápidamente, así como ejecutar la OCE en el diseño ASIC???
¿Tengo que volver a ejecutar todo el mapa, par otra vez?
Gracias!

 

[echo47]

Parece que estás hablando de herramientas de Xilinx ISE.
Trate de "síntesis progresiva" y "sintetizar".Consulte la Guía del usuario XST.
Trate de "modo de guía" durante el enrutamiento.Ver el desarrollo de Sistemas de Referencia Guía.

 

[gauz]

gracias!
Yo uso par.ncd que el archivo de guía y el modo de guía se establece para aprovechar tanto para el mapa y par, pero parece que todavía consumen tiempo, sin la sensación de aceleración.

 

[karikalan_t79]

como resultado Xilinx FAE y el apoyo webcase Xilinx, por lo general apoyan así a los emisores