¿Cómo implementar un detector de fase con la resolución 1ns

[Danielye]

Cómo implementar un PD para el DPLL utilizando el método de marcación de tiempo con 1ns resolución?
Creo que debe ser de circuito para ampliar el pulso error de fase y de toma de muestras con alto Freq.reloj.
¿Podría alguien amablemente me da un poco de ayuda sobre cómo diseñar este circuito?Gracias por adelantado!

 

[greenfrog]

Esto es difícil, se diseña un tablero de circuito de nivel o de un circuito integrado?si es a bordo de lveel, i donot creo que hay una manera práctica de hacerlo.

 

[biff44]

¿Podrías ser un poco más específico.Nosotros necesitamos conocer su aplicación en detalle y lo que quiere decir por "1 NS".Por naturaleza, muchos analógica o digital tienen detectores de fase de sub-nano segunda resolución.Utilice uno de ellos.

La gente usa el tiempo marcado en los sistemas de distribución de señal, como en el CERN.El Very Large Array (VLA) para la astronomía distribuye las señales de alta pureza también.Hay consideraciones de diseño, especialmente el ruido en el sistema de distribución de fibra óptica.

icalepcs2003.postech.ac.kr/Proceedings/PAPERS/MP533.PDF

Además, es posible construir el intervalo de tiempo a la tensión de los circuitos del convertidor de resolución con 0,3 nS.

 

[ddt694]

Hola, querida biff44

Me interesa en este tema también.El tiempo de marcado detector de fase puede ser como este:

www.thinksrs.com/downloads/PDFs/Manuals/PRS10m.pdf - PP14

 

[biff44]

Yo no lo veo.¿Qué página?Ese archivo PDF es una fuente de rubidio.Es la frecuencia bloquea un ocsillator por medio de un efecto óptico qenching en gas de rubidio por medio de un circuito de diferenciación.No veo la relavance al tiempo marcado.

 

[ddt694]

Hola, Biff44
Por favor vea la figura-3 de la prs10m.pdf en la página 15.

la siguiente es de la página 14 de la prs10m.pdf

El PRS10 puede ser bloqueado a una fuente externa 1pps.Un segundo
PLL de orden digital se utiliza para ajustar la frecuencia de la PRS10 para coincidir con la
la frecuencia de la fuente de la 1pps en intervalos de tiempo.

El detector de fase es el tiempo de etiquetado de circuito y de firmware, que tiene una ganancia de Kdet = 1bit/ns.El filtro de bucle es un filtro digital
que consiste en un pre-filtro opcional y un controlador proporcional-integral estándar
Lo sentimos, pero es necesario iniciar sesión para ver este archivo adjunto

 

[Danielye]

Si la resolución de 1ns/bit comparador de fase se logró en el método clásico, se requiere un contador con reloj de muestreo de 1GHz.

Así, con detector de fase clásica, como flipflop JK, podemos obtener un pulso de error de fase.Luego, después proporcionalmente la ampliación del ancho del pulso con un cuicuit integral, el detector de fase de alta resultion por el reloj de baja frecuencia puede ser aplicada.

Estoy buscando a un pulso adecuado ampliar cuicuit ahora.¿Podría darme alguna sugerencia?Gracias!