¿Cómo generar un sesgo de baja potencia actual?

[hspice2008]

Hola, quiero generar una 100nA actual de gap de baja potencia (corriente total es inferior a 2uA).

El proceso es 0.5um CMOS, si utilizamos la resistencia, entonces necesitamos una rsistor con un valor de
4V/100nA = 40MΩ!!!necesitará área de diseño demasiado

Si usamos los transistores MOS, en el TT, actual = 100nA. en ss actual = 40nA, en ff actual = 160nA!TT y en la esquina y ss, el amplificador no puede funcionar!

¿Cómo puedo diseñar un sesgo de baja corriente (100nA) con menos de fluctuación del 30%?

 

[aryajur]

Puedes usar algo como el circuito 1 se muestra a continuación.Este circuito tendrá una corriente que va a variar debido a las variaciones del proceso, las variaciones Vdd, así como las variaciones de temperatura.Si todas estas variaciones son inaceptables a continuación, utilizar algo como circuito 2.En este si se cancela la temperatura de coeficiente positivo de ΔVbe por el coeficiente de temperatura positivo de la resistencia, entonces obtendrá una corriente en la resistencia que es casi independiente del proceso, la temperatura y Vdd variaciones.Esta corriente puede ser en el orden de 100nA simplemente usando resistencias en el rango de cientos de ohmios kilo o menos.
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[hspice2008]

¿dónde está el circuito?
¿Podría ser tan amable de adjuntar aquí?

 

[aryajur]

hspice2008 escribió:

¿dónde está el circuito?

¿Podría ser tan amable de adjuntar aquí?

 

[wolf001]

Un segundo, el primer circuito es good.The sufren de variables, no es lo suficientemente preciso.

 

[eda4you]

wolf001 escribió:

Un segundo, el primer circuito es good.The sufren de variables, no es lo suficientemente preciso.

 

[lqy]

Hola, para el circuito 2.JPG, ¿cuál es la diferencia entre el uso NPN o PNP como la conexión diodo?

 

[eda4you]

lqy escribió:

Hola, para el circuito 2.JPG, ¿cuál es la diferencia entre el uso NPN o PNP como la conexión diodo?

 

[leo_o2]

Creo que tiene un circuit2 PSRR pobres

 

[willyboy19]

Otro buen candidato es la "fuente de corriente en horas pico", que puede encontrarse en P. Gray 's libro.

 

[tsanlee]

En CMOS Process.We han vertical PNP (P-Sub de N-Bueno P ) en P_Sub Wafer, o vertical NPN (N-P sub-Bueno N ) en forma de disco N_Sub.

En este circuito de polarización de poca intensidad, se debe tener cuidado de las corrientes de fuga y punto de polarización del dispositivo.