¿Cómo empezar a diseñar CMOS limitar amplificador?

[laofz]

Comencé mi Tesis de maestría, la semana pasada, el título se limita CMOS Amp.pero la especificación no está claro, sin embargo, yo sabía que se diseño un sensor CMOS de limitación de amplificador, el software es la cadencia, 0.13u proceso.Puedo descargar unos 90 documentos de IEEE, todavía estoy en fase de lectura, voy a empezar a hacer algo de ejercicio cadencia primero.¿Puede alguien de repuesto con su experence.Realmente necesito alguna sugerencia.Mi pregunta es
1.Shall que un diseño de una de baja potencia o uno de alta velocidad?
2.By utilizando 0.13u proceso, lo que es más alto mydesign freq puede ser?Hice un proyecto antes, es VCO mediante 0.35u proceso, la velocidad máxima es de alrededor de 2.7GHz.

 

[rfsystem]

Algunos consejos de oro!

1.No consideran de edad (10 años), los diseños de libros de texto
2.Establecer una ganancia fija para la fase ~ 12dB
3.Imitar una resistencia de carga con un PMOS en modo lineal
4.Hacer que el Shure PMOS permanecer en lineal a lo largo de entrada de gama de
5.Establecer un sesgo a favor de replicar la carga PMOS
6.Uso de acoplamiento de CA local en lugar de votos DC en general
7.Alternativas de uso local de baja frecuencia en lugar de votos integrador de CA
8.Diseño de un detector de amplitud con la actual producción
9.Summ todas las corrientes hasta conseguir un detector de RSSI

Los detalles del diseño se determinará por su talento

 

[laofz]

Algunos consejos de oro!

1.No consideran de edad (10 años), los diseños de libros de texto
2.Establecer una ganancia fija para la fase ~ 12dB
3.Imitar una resistencia de carga con un PMOS en modo lineal
4.Hacer que el Shure PMOS permanecer en lineal a lo largo de entrada de gama de
5.Establecer un sesgo a favor de replicar la carga PMOS
6.Uso de acoplamiento de CA local en lugar de votos DC en general
7.Alternativas de uso local de baja frecuencia en lugar de votos integrador de CA
8.Diseño de un detector de amplitud con la actual producción
9.Summ todas las corrientes hasta conseguir un detector de RSSI

Los detalles del diseño se determinará por su talentoHola RFsystem:
No tengo claro acerca de su respuesta, ¿podría darme más detalles.
Acerca de su respuesta
1.point n º 2.ganancia fija para la etapa.normal es de 4 etapas, a continuación, ganancia total es de unos 48dB, ¿es correcto?
2.Si PMOS uso de transistores, el 1 / f noise es un problema grande o no?
3.I no entiende su punto 7?