Reglas | Envíos recientes | tema RSS | Buscar | Registro | Iniciar sesión

Cómo implimente un CDR (reloj y la recuperación de los datos) circuitos.

Post new topic Reply to topic EDAboard.com Índice Foro -> Diseño ASIC Metodologías y Herramientas (digital) -> ¿Cómo implimente un CDR (reloj y la recuperación de los datos) circuitos.
Versión en árabe Búlgaro versión Versión en catalán Versión checa Versión danesa Versión alemana Versión griega Versión Inglés Versión en español Versión finlandesa Versión en francés Versión hindi Versión croata Indonesio versión Versión italiana Versión hebrea Versión en japonés Versión coreana Versión lituana Versión letona Versión neerlandesa Noruego versión Versión polaca Versión en portugués Versión rumana Versión en ruso Versión eslovaca Versión eslovena Serbio versión Versión sueca Tagalo versión Ucraniano versión Versión vietnamita Versión en chino
Autor Mensaje
dd2001



Antigüedad: 14 de abril 2002
Puestos: 282


Post 18 de julio 2002 0:31 Cómo implimente un CDR (reloj y la recuperación de los datos) circuitos.

Cualquiera sabe de este tema? Yo sé aready PLL, pero la forma de aplicar PLL a ella?
Volver arriba
View user's profile
shell3



Antigüedad: 28 de marzo 2002
Puestos: 36


Post 18 de julio 2002 3:55

Básicamente, el PLL se utiliza para regenerar el reloj a partir de los datos
corriente. El reloj se alinea con el centro de los datos Patern,
a fin de que los datos pueden ser deserialised. Los datos son codificados en general
hay que asegurar un mínimo de transiciones por unidad de tiempo para mantener
el PLL bloqueado.

Si usted hace una búsqueda de componentes OC12 SONET encontrará un montón
del documento en relación con el CDR.
Volver arriba
View user's profile
Google
AdSense





Post 18 de julio 2002 3:55 anuncios



Volver arriba
VSOP



Antigüedad: 24 de agosto 2001
Puestos: 54
Localización: east


Post 19 julio 2002 20:18

No estoy seguro si esto es lo que usted desea.
Volver arriba
View user's profile
VSOP



Antigüedad: 24 de agosto 2001
Puestos: 54
Localización: east


Post 19 julio 2002 20:21

lo siento, un error!
Volver arriba
View user's profile
VSOP



Antigüedad: 24 de agosto 2001
Puestos: 54
Localización: east


Post 19 julio 2002 20:23

y sus códigos!
Volver arriba
View user's profile
dd2001



Antigüedad: 14 de abril 2002
Puestos: 282


Post 19 julio 2002 22:12 Gracias tanto pf shell3 y VSOP.

AvergonzadoAvergonzadoAvergonzadoAvergonzadoAvergonzado
Volver arriba
View user's profile
andy2000a



Antigüedad: 18 de julio 2001
Puestos: 756
Ayudado: 7


Post 13 Sep 2002 12:11 utilización de múltiples datos de la fase de reloj, seleccione

uso de múltiples fases de reloj, y seleccione "derecho" de reloj para adaptarse a "tiempo de instalación"
habitual dejar "clk muestreo en medio de" in_data ""
Volver arriba
View user's profile
layes2



Antigüedad: 03 de diciembre 2004
Puestos: 346
Ayudó a: 5


Post 18 de mayo 2005 9:09 Re: How to implimente un CDR (reloj y la recuperación de los datos) circui

cdr
youcan uso PLL
dll o
suplementaria
o
* n la velocidad de reloj
Volver arriba
View user's profile
poder twq



Antigüedad: 10 de junio 2005
Puestos: 374
Ayudado: 3


Post 14 de junio 2005 5:33 Re: How to implimente un CDR (reloj y la recuperación de los datos) circui

puede usar PLL (con un anillo de osc VCO) para generar múltiples relojes

con diferentes fases (por ejemplo 0, 45, 90, 135, 180, 225, 270, 315),

a continuación, utilice algún algoritmo para seleccionar la fase adecuada para el uso de reloj.




dd2001 escribió:
Cualquiera sabe de este tema? Yo sé aready PLL, pero la forma de aplicar PLL a ella?
Volver arriba
View user's profile
Post new topic Reply to topic EDAboard.com Índice Foro -> Diseño ASIC Metodologías y Herramientas (digital) -> ¿Cómo implimente un CDR (reloj y la recuperación de los datos) circuitos.
Página 1 de 1 Todas las horas son GMT 2 Horas


Abuso | | Administrador | | Moderadores | | Ayuda | | Mapa del sitio
RSS tema