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qslazio
Antigüedad: 23 de mayo 2004
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|  15 de marzo 2007 15:26 cómo cuantificar MOS interruptor S / H error lineal para la solución de ADC? | | |
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| Supongamos que el CMOS switch resistencia y la capacidad de muestreo es constante fuente de tensión y de conducción es ideal. Y esto S / H se destina a ADC.
Entonces la única fuente de error para la muestra interruptor CMOS de retención es la solución de circuito lineal (vamos a olvidarnos de inyección de carga o de paso de).
Mientras se cumplen las condiciones anteriores, la solución de las escalas lineales únicamente a la entrada un poco por (1-exp (-ts/tau)) "tau = 1 / (Ron × Csamp)". Y no introducirá distorsión o el nivel de ruido aumenta. Sólo las escamas de la ganancia de la señal un poco.
Mi pregunta es ¿cómo es la solución de este error lineal relacionadas con S / H o ENOB ADC o resolución. Como sabemos ENOB ADC está relacionado con SNR que puede ser determinado por análisis FFT.
Pero cuando hacemos la tensión de la muestra de FFT con la solución de error lineal. Parece que no va a alterar el resultado de SNR mucho porque no hay ruido supletorias / se añade distorsión y sólo las escalas de la entrada de un poco.
Me lo pregunto porque ahora estoy optimizando un CMOS de muestreo interruptor para ADC delta-sigma con análisis FFT. Porque quiero a reducir la distorsión de inyección de carga indeced. Tengo que reducir el tamaño del interruptor. Quiero saber cómo es pequeño puedo ir para la seguridad.
Alguien por favor me ayude!
Muchas gracias. |
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gingerjiang
Antigüedad: 01 de marzo 2006
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| 16 de marzo 2007 2:23 Re: cómo cuantificar MOS interruptor S / H error lineal para la solución de | | |
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| para el desempeño de ADC no se degrada, el S / H circuito necesidad de resolver a toda la resolución de la ADC, por lo que el error de la solución de CAD (-ts/tau) debe ser menor de LSB / 2 de la ADC
para reducir el efecto de la inyección de carga, sólo la disminución del tamaño cambio no es suficiente. para reducir este efecto, la utilización diferencial de la arquitectura completa y el plano de fondo la técnica de muestreo.
establecer el tamaño de cambiar para garantizar el error de muestreo de muestreo de fase dentro de toda la resolución.
buena suerte |
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qslazio
Antigüedad: 23 de mayo 2004
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| 16 de marzo 2007 2:48 Re: cómo cuantificar MOS interruptor S / H error lineal para la solución de | | |
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| gracias por contestar.
intuitivamente estoy de acuerdo contigo en que el S / H debe establecerse dentro de la resolución de la ADC.
Pero sólo soy asumir la solución de las escalas lineales de error sólo la entrada sin la adición de ruido, ¿me equivoco? Si esto es correcto, SNR sólo gota a registro de 20 * (0.99) ≈ 0.0873dB (suponga que la solución de 1% de error lineal), este error debería ser insignificante. |
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gingerjiang
Antigüedad: 01 de marzo 2006
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| 16 de marzo 2007 4:14 Re: cómo cuantificar MOS interruptor S / H error lineal para la solución de | | |
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| Bueno, ahora creo que su opinión es razonable en S / H en circuito
la ampliación de la entrada sólo reduce la oscilación de la señal, rango dinámico, es decir, este efecto es insignificante,
esperar a que la opinión de otros |
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| 16 de marzo 2007 4:14 Anuncios | | |
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qslazio
Antigüedad: 23 de mayo 2004
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| 27 de marzo 2007 15:49 cómo cuantificar MOS interruptor S / H error lineal para la solución de ADC? | | |
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| ¿Hay alguien me puede ayudar? Por favor dé sus comentarios.
Gracias de nuevo! |
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maxwellequ
Antigüedad: 27 de junio 2001
Posts: 185
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| 27 de marzo 2007 19:07 Re: cómo cuantificar MOS interruptor S / H error lineal para la solución de | | |
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| Qslazio Estimado
Lo que dices es verdad si los condensadores de muestreo son dados de alta en la fase de bodega de la H / S, que es probablemente su caso (si el valor de la muestra anterior quedó almacenada en los condensadores, entonces tendría una característica de filtro de paso bajo, pero aún sin distorsión).
El problema es que los efectos que usted es querer ignorar (la resistencia no-switch lineal, no lineal de las capacidades parásitas de los transistores de conmutación que también deben ser cargadas) se transformará este "error de ganancia" en la no-linealidad .... Así, al final, lo mejor es garantizar una "completa" de sedimentación (diferencia insignificante es decir, entre lo real y muestra el valor ideal).
Recuerdos.
PS: Por ejemplo, si suponemos que la solución de los S / amplificador H es lineal, entonces no tendría que garantizar una "solución total" porque, de nuevo, sólo habría un error de ganancia. El problema es asegurar que el amplificador tiene un ajuste lineal ..... |
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Btrend
Antigüedad: 26 de diciembre 2003
Posts: 424
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| 28 de marzo 2007 10:33 Re: cómo cuantificar MOS interruptor S / H error lineal para la solución de | | |
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| | qslazio escribió: | gracias por contestar.
Pero sólo soy asumir la solución de las escalas lineales de error sólo la entrada sin la adición de ruido, ¿me equivoco? Si esto es correcto, SNR sólo gota a registro de 20 * (0.99) ≈ 0.0873dB (suponga que la solución de 1% de error lineal), este error debería ser insignificante. |
En mi opinión,
1. , si un 1% de error la solución lineal se aplica a todos los niveles de señal de entrada, estos errores son depent señal: ΔVmax = Vin_max * exp (-t / τ) = Vin_max * 0.01 = (2 ^ N) VLSB * 0.01
UR es decir, el ruido será mayor si la amplitud de entrada es mayor.
2. si un 1% de error lineal es la solución aplicada a 1LSB, estos de error es constante,
ΔV = Vin * exp (-t / τ) = VLSB * 0.01
3. (1) si es verdadero, entonces SNR ur se degradará por N * 0.303 0,09 dB, también THD será peor
4. , si (2) es verdadero, entonces SNR ur se degradará por 0.09dB, como había declarado u |
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