sincrónica y asincrónica

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s_vlsi

Antigüedad: 16 de mayo 2006
Mensajes: 21

26 de mayo 2006 13:56 sincrónica y asincrónica

¿Puede alguien decirme la diferencia entre el reinicio sincrónica y aynsynchronous con el código verilog?
reset que debemos ir buscando? Pregunta

Thanks & Regards

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sree205

Antigüedad: 13 de marzo 2006
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27 de mayo 2006 8:40 sincrónica y asincrónica

u ¿Por qué no leer el documento sobre restablece por Cummings Clifford? este vínculo tiene un papel en restablece, esto ayudará a su comprensión.

http://www.sunburst-design.com/papers/

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louisnells

Antigüedad: 08 May 2006
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27 de mayo 2006 13:27 Re: síncrona y asíncrona

En un reset síncrono que está pasando únicamente cuando el reloj está activo (ya sea en curso o ve pulso va VE). es decir: hay que poner la señal de reinicio hasta que el reloj de muestras borde él.
Pero en restablecer restablecer asincrónica ocurre instantáneamente.

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zainmirza

Antigüedad: 24 de diciembre 2005
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Localización: Islamabad

27 de mayo 2006 19:11 sincrónica y asincrónica

plz escribir también ABT es decir, la transmisión síncrona y asíncrona de la transmisión.

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louisnells

Antigüedad: 08 May 2006
Posts: 212
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27 de mayo 2006 19:30 Re: síncrona y asíncrona

Si la transmisión es synchrounous habrá alguna señal de referencia (reloj), lo que hace que los compañeros que participan en el paso de comunicación al unísono. La conexión ICSP del programador PIC a la LC es sincrónica, porque no hay un reloj de referencia en ICSP.
En la transmisión asíncrona no habrá ninguna señal refernce tal. Por ejemplo RS232 ninguna señal de reloj a todos.

zainmirza escribió:

plz escribir también ABT es decir, la transmisión síncrona y asíncrona de la transmisión.

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dsocer

Antigüedad: 04 de abril 2006
Mensajes: 11

29 de mayo 2006 4:45 Re: síncrona y asíncrona

síncronos: siempre @ (clk posedge)
empezar
if (RST == 0) ......
otra cosa ..............
final

asincrónica: siempre @ (clk posedge o RST negedge)

Creo que es mejor sincrónica en la mayoría de las aplicaciones.

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sree205

Antigüedad: 13 de marzo 2006
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30 de mayo 2006 12:36 sincrónica y asincrónica

Funda de obtener una entrada asíncrona, la manera de hacer que la sincronización sin metaestabilidad flop es duplicar la entrada asincrónica y utilizar la salida del segundo fracaso en el diseño.

El mismo método también se aplica a una señal que atraviesa de un dominio de reloj a otro.

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shankarmit

Antigüedad: 22 de junio 2005
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Ubicación: India

30 de mayo 2006 14:13 Re: síncrona y asíncrona

Perdí mi Asynchornous es independiente del reloj y restablecer actuará ..

utilizar si reset = 1, entonces ..

elsif (alway (a) de reloj) ..

En .. reset síncrono sólo si el reloj está activa (Postive o negativo) .. y restablecer actuará

if (alwy (a) clocl)
if (reset) ..

lo siento, no soy bueno en verilog .. u escribir de esta manera ..

Recuerdos
Shankar

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eelinker

Antigüedad: 12 de febrero 2006
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21 de julio 2006 6:31 sincrónica y asincrónica

En el nombre de ---
diferencias registradas son:
1) asynchronus no tiene reloj y sobre la base de las puertas en lugar de retrasar flip-flop.
2) asynchronus no es compatible con herramientas de CAD, por lo que no es prudente para el diseño asíncrono.
3) Para más información sobre el diseño asíncrono se refieren a ASCnotes.pdf en la web.
recuerdos

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vcnvcc

Antigüedad: 21 de julio 2006
Posts: 88
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21 de julio 2006 9:21 Re: síncrona y asíncrona

algunos puntos sincronización restablecer aprox. y asincrónica

1. Perdí mi Asynch es rápida en comparación con la sincronización, requiere menos hardware, requiere menos poder, pero
lo más probable es que en caso de violación calendario para el reajuste de Async.

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bansalr

Antigüedad: 22 Dic 2005
Posts: 158
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21 de julio 2006 10:19 Re: síncrona y asíncrona

Plz ir al enlace de abajo para tener más discusión acerca de la sincronización asíncrona vs

http://www.deepchip.com/items/0396-01.html

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21 de julio 2006 10:19 Anuncios

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kaustubhkhole

Antigüedad: 21 de enero 2006
Posts: 102

23 de julio 2006 18:34 sincrónica y asincrónica

Reloj y sin reloj!
Esta es la definición más sencilla .....

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Haytham

Antigüedad: 06 de junio 2004
Posts: 225
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Ubicación: Egipto

23 de julio 2006 21:53 Re: síncrona y asíncrona

Hola
Reset sincrónico significa el restablecimiento de la muestra con el borde de reloj (ya sea pos o neg)
Si bien los medios para restablecer Asynchronous restablece cuando nunca la condición de restauración se encuentra activa.
Una cuestión importante en reset asíncrono es que debe eliminarse e synchrnously de la entrada de reset del módulo y se considera como una cuestión sobre la integración de sistemas.

Verilog la siguiente es correcta

Cita:

síncronos: siempre @ (clk posedge)
empezar
if (RST == 0) ......
otra cosa ..............
final

asincrónica: siempre @ (clk posedge o RST negedge)

Para diseño de circuitos digitales, siempre usamos el restablecimiento asynchrnous

Para la transmisión síncrona significa que la señal de reloj se transfiere a los datos mientras que un asíncrono significa que no hay información de reloj en absoluto.

En la transmisión asynchrnous, el reloj se vuelve a extraer datos de FOM mediante circuito CDR (reloj de recuperación de datos) y luego los datos se sincronizan con el reloj de dominio receptor con 2 FF por lo menos

Gracias

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