| Autor | Mensaje |
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r_p_sanna
Antigüedad: 18 de octubre 2004
Posts: 69
|  19 de marzo 2006 18:38 la creación de los punteros en Verilog | | |
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| Hola,
hay una manera que puede crear punteros o listas enlazadas en verilog? Creo que VHDL permite la creación de un registro que creo que es un equivalente de punteros en C. aportaciones son bienvenidas. |
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stevepre
Antigüedad: 10 de mayo 2001
Posts: 92
| 20 de marzo 2006 9:57 Re: punteros en la creación de verilog | | |
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| registro VHDL no es un puntero. Es sólo una estructura de datos que combina otro tipo de tipos de datos en una sola.
no. verilog no proporciona este tipo de capacidad, a menos que esté utilizando verilog sistema. |
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| 20 de marzo 2006 9:57 Anuncios | | |
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yaseen1
Antigüedad: 20 de mayo 2006
Mensajes: 49
| 31 de enero 2007 23:00 Re: punteros en la creación de verilog | | |
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| | No es posible crear listas enlazadas en Verilog. |
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aji_vlsi
Antigüedad: 10 de septiembre 2004
Posts: 640
Ayudado: 72
Lugar: Bangalore, India
| 01 de febrero 2007 5:36 Re: punteros en la creación de verilog | | |
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| | yaseen1 escribió: | | No es posible crear listas enlazadas en Verilog. |
Bueno, * puede * modelo de vinculación lista, aunque es un bonito proyecto de 2 meses de prácticas tal vez. De acuerdo en que es más fácil con VHDL y aún más con la SV.
Ajeetha, CVC,
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