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tigerajs
Antigüedad: 08 de febrero 2006
Mensajes: 30
|  20 de febrero 2006 3:17 ¿Cuál es la diferencia entre el # 1 a <= b y a <= # 1 b | | |
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| | plz help me |
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Aravind
Antigüedad: 29 de junio 2004
Posts: 619
Ayudado: 23
Ubicación: India
| 20 de febrero 2006 3:40 ¿Cuál es la diferencia entre el # 1 a <= b y a <= # 1 b | | |
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| es u regla del pulgar no debe usar un = # 5 B;
U puede utilizar # 5 a = b;
porque es el bloqueo de declaración.
1.it bloques valor de b por 5 segundos y dársela a un
2.a = valor b ocurrir después de 5 segundos.
simillary para no bloquear la declaración de su viceversa
U deberá seguir un <= # 5b
porque solía bloquear las declaraciones correspondientes |
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jarodz
Antigüedad: 12 de marzo 2005
Posts: 100
Ayudado: 14
| 20 de febrero 2006 6:43 ¿Cuál es la diferencia entre el # 1 a <= b y a <= # 1 b | | |
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| A. # 5 a = b, después de 5 unidad de tiempo, un simulador de ejecución de asignar el valor de B a A.
B. A = # 5 B, cuando simulador de ejecutar esta instrucción,
mantener el valor actual de B, y luego asignar este valor keeped a una unidad de tiempo después de 5.
Es lo mismo con "<=".
Atentamente,
Jarod |
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nand_gates
Antigüedad: 19 de julio 2004
Posts: 908
Ayudado: 120
| 20 de febrero 2006 8:32 Re: ¿Cuál es la diferencia entre el # 1 a <= b y a <= # 1 b | | |
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| Estas son las formas de transporte modelo de una demora y el retraso de inercia en verilog simulador.
Si ur están familiarizados con VHDL lo conseguirás!
Estoy suponiendo plazos que 1ns
# 1 a <= b / / Este retraso modelos de transporte b aparecerá en 'a' a partir del 1 ns
a <= # 1 b / / Este modelo demora inercial 'a' sigue 'b' tras una demora de 1 ns en additin a este
cualquier pulso <1ns conseguirá filtrar en 'A'
PLAESE consulte el enlace de abajo para VHDL!
http://www.gmvhdl.com/delay.htm |
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novise
Antigüedad: 14 de febrero 2006
Mensajes: 12
| 20 de febrero 2006 16:38 Re: ¿Cuál es la diferencia entre el # 1 a <= b y a <= # 1 b | | |
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| | cuando # 1a <= b se utiliza b (t) se le asigna una en el tiempo t 1, por otro lado, cuando a <= # 1B es usada b (t 1) es asignado a una en el tiempo t 1 |
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rsjgs
Antigüedad: 14 de febrero 2006
Mensajes: 10
| 26 de febrero 2006 19:37 Re: ¿Cuál es la diferencia entre el # 1 a <= b y a <= # 1 b | | |
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| | La diferencia es que en el primer caso la evaluación de la RHS se realiza inmediatamente, pero después de Asignación 1 ns. En el segundo caso, la evaluación se realiza después de 1 ns |
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darylz
Antigüedad: 24 de marzo 2005
Posts: 132
Ayudó a: 4
| 27 de febrero 2006 3:21 ¿Cuál es la diferencia entre el # 1 a <= b y a <= # 1 b | | |
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| | nand_gates dijo que es el extracto de! |
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bracketx
Antigüedad: 11 de enero 2006
Mensajes: 12
| 28 de febrero 2006 13:20 ¿Cuál es la diferencia entre el # 1 a <= b y a <= # 1 b | | |
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| | hehe, hay varias explicaciones. |
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positive_edge
Antigüedad: 13 de febrero 2006
Publicaciones: 6
| 01 de marzo 2006 20:12 Re: ¿Cuál es la diferencia entre el # 1 a <= b y a <= # 1 b | | |
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| 1)
# 1 a <= b
De Evaluación de la cesión se ha retrasado por el control de tiempo.
RHS expresión evaluada.
La asignación es programada es decir, un <--- b (t 1)
2) a <= # 1 b
RHS expresión evaluada.
La asignación es por el retraso en el control de tiempo y está prevista al final de la cola.
Flujo continúa.
a <- b en simulación en tiempo t 1 |
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AlexWan
Antigüedad: 26 de diciembre 2003
Posts: 305
Ayudado: 6
| 02 de marzo 2006 9:44 Re: ¿Cuál es la diferencia entre el # 1 a <= b y a <= # 1 b | | |
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| 1 # N a <= b
Adición de los retrasos a la izquierda-es defectuosa mano-lado (LHS) de no bloqueo de las asignaciones a un modelo lógico combinatorio.
| Código: |
módulo adder_t2 (CO, suma, A, B, CI);
co de salida;
salida [3:0] sum;
input [3:0] a, b;
CI de entrada;
co reg;
reg [3:0] sum;
siempre @ (A o B o CI)
# 12 (CO, suma) <= a b ci;
endmodule
|
Si los cambios en el momento de entrada de 15, entonces si el A, B y todos los insumos ci cambiar durante el 9ns siguiente, los productos serán actualizados con los últimos valores de A, B y CI. Este estilo de modelado permite la entrada de CI para propagar un valor a la suma y llevar a resultados después de sólo 3ns en lugar de la necesaria 12NS retardo de propagación.
Así que no coloque los retrasos en la LHS de no bloqueo de las asignaciones a un modelo lógico combinatorio. Este es un estilo de codificación mal.
Cualquier los jóvenes pueden obtener el inforamtion más detalle los documentos de Clifford E. Cummings. [/ Code] |
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Weng
Antigüedad: 13 de enero 2006
Mensajes: 32
| 03 de marzo 2006 20:01 Re: ¿Cuál es la diferencia entre el # 1 a <= b y a <= # 1 b | | |
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| ¿Estas de bloqueo y sin bloqueo de asignación de reflejar el circuito real?
¿Puede cualquier persona el código de un ejemplo? |
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Vonn
Antigüedad: 06 de octubre 2002
Posts: 254
Ayudado: 2
| 06 de marzo 2006 2:25 Re: ¿Cuál es la diferencia entre el # 1 a <= b y a <= # 1 b | | |
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| Claro que si ... Aquí está un ejemplo:
Si usted escribe en su proceso:
a = 1;
b = a;
c = b;
El bloqueo de estos son de asignación a = b = c = 1 y el circuito generado será de 3 buffers conectados a cada uno de los demás
1 --- [buffer ]---> a --- [buffer ]---> b --- [buffer ]---> c
mientras que si se escribe usando no-bloqueo
a <= 1;
b <= a;
c <= b;
Esta es sin bloqueo de asignación que significa:
a = 1
b = valor anterior de un
c = valor anterior de b
y el circuito real será f / f en lugar de tampones
1 --- [F / F ]---> a --- [F / F ]---> b --- [F / F ]---> c |
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yuenkit
Antigüedad: 20 de enero 2005
Posts: 110
Ayudó a: 5
| 10 de marzo 2006 10:21 Re: ¿Cuál es la diferencia entre el # 1 a <= b y a <= # 1 b | | |
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| | demora el transporte y la demora inercial |
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Weng
Antigüedad: 13 de enero 2006
Mensajes: 32
| 14 de marzo 2006 3:41 Re: ¿Cuál es la diferencia entre el # 1 a <= b y a <= # 1 b | | |
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| | Cita: | ¿Estas de bloqueo y sin bloqueo de asignación de reflejar el circuito real?
¿Puede cualquier persona el código de un ejemplo?
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Siento que no hice mi pregunta clara.
Lo que quería preguntar es si estas de bloqueo y sin bloqueo con retrasos en las asignaciones reflejan el circuito real. ¿Cómo los retrasos en los trabajos sintetizar al circuito? |
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shiv_emf
Antigüedad: 31 de agosto 2005
Posts: 641
Ayudado: 16
| 09 de septiembre 2006 18:18 ¿Cuál es la diferencia entre el # 1 a <= b y a <= # 1 b | | |
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| | Vonn ha dado buen ejemplo! la puedo utilizar para el diseño de registro de desplazamiento? / |
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Google
AdSense
| 09 de septiembre 2006 18:18 Anuncios | | |
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archillios
Antigüedad: 29 Jun 2005
Posts: 97
Ayudó a: 4
| 12 de septiembre 2006 16:53 Re: ¿Cuál es la diferencia entre el # 1 a <= b y a <= # 1 b | | |
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| AlexWan es correcto, que es un estilo de codificación malo cuando se utiliza en el modelado de lógica combinatoria. Gracias por Alex!
ver el código de abajo:
/ *
mal ejemplo de estilo de codificación
* /
módulo adder_t2 (CO, suma, A, B, CI);
co de salida;
salida [3:0] sum;
input [3:0] a, b;
CI de entrada;
co reg;
reg [3:0] sum;
siempre @ (A o B o CI)
# 12 (CO, suma) <= a b ci; / / no de mala asignación de bloque de retardo estilo de codificación
endmodule
tb módulo;
reg [3:0] a, b;
ci reg;
alambre [3:0] sum;
co de alambre;
adder_t2 (DUT. Co (CO),. suma (suma),. a (a),. B (B),. CI (CI));
inicial
empezar
# 0 (a, b, ci) = (4'h1, 4'h1, 1'h0);
# 50;
# 11 (a, b, ci) = (4'h2, 4'h5, 1'h1);
# 5 (a, b, ci) = (4'he, 4'h0, 1'h1);
# 9 (a, b, ci) = (4'h5, 4'h1, 1'h0);
# 50;
pantalla $ ( "buenas noches");
$ stop;
final
endmodule
/////////////////////////////////////////
un comportamiento inesperado se verá.
después de la a / b / ci ha cambiado, la cooperación (,) suma <= a b ci; está prevista a las 12 unidades de tiempo más tarde, antes de la hora ha llegado, cualquier cambio de a / b / ci afectará a la ( co, suma), por lo que el retraso no es # 12. |
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foster_cn
Antigüedad: 14 de enero 2003
Mensajes: 74
Ayudado: 2
| 14 de septiembre 2006 7:06 ¿Cuál es la diferencia entre el # 1 a <= b y a <= # 1 b | | |
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| | hace el # 1 en <= # 1 b: el tiempo de transición flipflop? |
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darylz
Antigüedad: 24 de marzo 2005
Posts: 132
Ayudó a: 4
| 14 de septiembre 2006 7:13 ¿Cuál es la diferencia entre el # 1 a <= b y a <= # 1 b | | |
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| | de la secuencia de asignación es diferente! |
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